Переход от Capture+Layout к Allegro PCB?, Некоторые проблемы и вопросы Опции

[bsp]

Просьба помочь! До сих пор активно использовал Orcad Capture для создания принципиальных схем с дальнейшей передачей трассировщикам ( они работают в Layout ), а также для моделирования узлов. При необходимости сам раскладывал некоторые узлы или платы в Layout. Сейчас появилась необходимость проводить анализ целостности сигналов ( Signal Integrity ). Попробовал для этого использовать Allegro PCB 15.2. В нем привлекает знакомый интерфейс для ввода принципиальных схем и вроде-бы совместимость с наработанными ранее Orcad'овскими схемами. Но при установке пакета возник вопрос - какие модули и в каком варианте надо использовать. Попытка разобратся по документации позорно провалилась - по какому-нибудь описанию Design Flow все вроде-бы ясно, а начинаешь запускать разные модули - ощущение, что там есть и целые наборы модулей, и отдельные програмы и все это в разных вариантах и разных названий. Конечно, родной Orcad'ообразный ввод запустил, набросал схему, если для Layout'а, так и все можно подготовить. Но для окончательной проверки разведенной платы на Signal Integrity надо использовать другой разводчик ( или может мне это показалось? ). Для него надо уже в Orcad'у указать footprint'ы, а как легко и просто найти, открыть и посмотреть их библиотеки ( и что для этого надо установить ) - непонятно.

[Paul]

Error: Line 3614 in file D:\!PROJECTS\Display\Display 3.0.0\allegro/pstxnet.dat:
Reference designators inconsistent in xprt and xnet files
Detected in function: pstFindInstByOldPathName
Error: Line 3614 in file D:\!PROJECTS\Display\Display 3.0.0\allegro/pstxnet.dat:
Error loading the net list file
Detected in function: ddbLoadPstXFiles
#119 Error [ALG0036] Unable to read logical netlist data.

Дословно ошибка означает "несоответствие RefDes в файлах xprt и xnet". Возникает это при проблемах загрузки файла chip, причем он, как правило, грузится без ошибок, но ссылки на компоненты из него теряются. Chip описывает компоненты вообще без привязки к схеме и плате, xprt - связывает RefDes из проекта с компонентом из chip, ну а xnet - собственно netlist.
К примеру, найдено в первом варианте значение компонета "10k???". Знак "?" недопустим. Корпус этого же компонента "SM/R_0805_S". Знак "/" недопустим. Необходимо напомнить, что знак "/" используется в Unix/Sun OS как разделитель уровней каталогов (в виндах для этого используется "\"). Cadence SPB исходно делалась под Unix/Sun OS. Поэтому запись "SM/R_0805_S" будет трактоваться как папка SM, файл R_0805_S.psm.
Это опять-таки общие заметки, полное расследование позже.

[John Silver]

Проверено Value:
разрешено "0.,_ _?*\/@#$%^()+-{}[]~"
запрешено "!"

Проверено FootPrint :
разрешено "_-."
запрешено "!+/ \,@#&%^" , дальше надоело проверять

Сообщение отредактировал John Silver - Mar 9 2007, 11:49

[Paul]

Основные проблемы в наименованиях корпусов (Footprints). Прилагаю файл netrev.lst, сформированный из Allegro при загрузке первого варианта таблицы цепей. Там подробно описаны ошибки и их причины (JEDEC_TYPE = PCB Footprint).
Я сам уже давно отказался от пункта "Create or Update PCB Editor Board" в Capture при генерации таблицы цепей, по причине слабой информативности процесса. Лучше делать только генерацию цепей в Capture, а загрузку цепей проводить непосредственно в Allegro (File -> Import -> Logic -> Cadence). Этот путь формирует гораздо более полный лог, позволяющий обнаружить ошибки.
Можно, конечно разбираться по таблице цепей - это не сложно, но надо знать формат представления данных. Если есть желание, могу обьяснить формат, но это потребует времени.

Прикрепленные файлы

 netrev_lst.txt ( 42.59 килобайт ) Кол-во скачиваний: 399