Цитата(Uree @ Apr 5 2007, 08:59)

Насчет DRC после Спекктры - все зависит от правил. Зададите в ДО-файле правила мягче, чем описаны в ПКАДе - получите кучу ошибок с точки зрения ПКАДа и ни одной с точки зрения Спекктры. Кстати еще момент: ПКАДовский транслятор автоматом устанавливает ГЛОБАЛЬНЫЙ зазор в дизайн файле, значение - 0.305мм Остальные правила по слоям заданные в Options -> Design Rules - НЕ РАБОТАЮТ!!! Только руками в ДО-файле надо прописывать, причем желательно сначала глобально, а потом с отменой послойных правил.
Вот DO файл пробной трассировки. Из Design rules я нашел только 0.25 мм. Как добавлять правила в доках не нашел, они у меня какие то скудные.
----------------------------
# ACCEL PCB V18.04.6156 Auto-Generated DO File
# Wed Apr 04 22:18:31 2007
#
bestsave on $\best.w
status_file $\progress.sts
#
unit mm
#
grid wire 0.318000
grid via 0.318000
#
rule pcb (width 0.250)
#
bus diagonal
route 50
clean 4
route 50 16
clean 4
filter 5
route 100 16
clean 2
delete conflicts
#
write wire $\01_PrdVitPar.w
spread
miter
write wire $\01_PrdVitPar.m
#
write session $\01_PrdVitPar.ses
report status $\01_PrdVitPar.sts# ACCEL PCB V18.04.6156 Auto-Generated DO File
# Wed Apr 04 22:18:31 2007
#
bestsave on $\best.w
status_file $\progress.sts
#
unit mm
#
grid wire 0.318000
grid via 0.318000
#
rule pcb (width 0.250)
#
bus diagonal
route 50
clean 4
route 50 16
clean 4
filter 5
route 100 16
clean 2
delete conflicts
#
write wire $\01_PrdVitPar.w
spread
miter
write wire $\01_PrdVitPar.m
#
write session $\01_PrdVitPar.ses
report status $\01_PrdVitPar.sts