Вставка Macrocell "в железе" ничем особенным не грозит: увеличится задержка сигнала в этой цепи (иногда бывает полезно это их свойство, когда необходимо задержать сигнал) - Вы это можете увидеть при временном симулировании. Если посмотрите DataSheet, на испоьзуемое семейство ПЛИС, то увидите, что в CPLD, в отличие от FPGA, действительно узкое место это межсоединение между логическими ячейками - их мало, поэтому Quartus и начинает обходить эти узкие места, используя логические ячейки просто как повторители (Macrocell).
|