Синхронизация в ПЛИС, Работа с несколькими частотами Опции

[Kenav]

Здравствуйте!
При разработке проекта возникла такая проблема. Используем ПЛИС CyclonII, генератор на 16.384 Мгц. Фреймер DS21Q50. Тактовую частоту генератора завожу на глобальный клок Плис(использую четвертый банк). Там эта частота делится на 8 (получаем частоту 2048) и вывожу ее с ножки плис на MCLK фреймера. Для фреймера эта частота является опорной. С фреймера идет частота 16.384 Мгц тоже на глобальный клок ПЛИС (используем первый банк). Эта частота формируется самим фреймером. И она, возможно, может отличаться от частоты, которая идет с генератора. Так как в фреймере есть ФАПЧ и он подстраивает частоту под себя. На Плис реализуется FIFO. При такой организации сбиваются внутренние счетики. Получается рассинхронизация. Если подавать на фреймер частоту 2,048 МГц с генератора (т.е. с отдельного прибора) то все работает. При этом не используем делитель на ПЛИС. То есть получается что нельзя использовать делитель частоты или что то еще. Не могу разобраться в чем проблема. Прошу помощи, коллеги.
Сколько разных частот можно заводить на ПЛИС. Так чтобы не было влияния.
У нас получается, что мы подаем две разные частоты на ПЛИС.
Если подавать с прибора частоту 16.384 МГц и подавать на делитель ПЛИС. Эффект такой же. Не работает. На выходе все по честному. Частота делится. Не могу разобраться.

[sazh]

Проблема в том, что если подавать на фреймер 2048 с Плис, то происходит рассинхронизация. А если на прямую с прибора, то все работает. Тое есть получается, что что то с делителем не то. Хотя сигналы выходят все по честному.
///////////////////////////////////////////////////////////////////
Надо полагать при двух вариантах подачи клока используется один и тот же проект. Значит дело в проекте, когда фактически используется две частоты. некорректный переход из одного клокового домена в другой. Странно, что фифо не помогло. По большому счету неограниченное число gate clk можно навесить на global clk.

[Kenav]

Проблема в том, что если подавать на фреймер 2048 с Плис, то происходит рассинхронизация. А если на прямую с прибора, то все работает. Тое есть получается, что что то с делителем не то. Хотя сигналы выходят все по честному.
///////////////////////////////////////////////////////////////////
Надо полагать при двух вариантах подачи клока используется один и тот же проект. Значит дело в проекте, когда фактически используется две частоты. некорректный переход из одного клокового домена в другой. Странно, что фифо не помогло. По большому счету неограниченное число gate clk можно навесить на global clk.

Один клоковый домен имеется ввиду банк ввода ввывода?
Да у меня один проект. В нем одну частоту делим. И больше нигде не используем. А вторую частоту с фреймера используем для дальнейших преобразований. А что может быть с проектом?