LPC2378 и PLL, Не едается разогнать PLL на 288MHz Опции

[Abo]

Второй день бьюсь с настройкой PLL для сабж.
Запрограммировал тестовый пример, который выводит на ногу поделенную на 4 таймером 0 частоту ядра.

Код

void lpc23xx_pin63_to_forth_cclk ( void  )
{
    PINSEL3 |= 3 << 24;     // Port P1.28 Pin 64 as MAT0.0
    PCLKSEL0 &= ~PCLKSEL0_PCLK_TIMER0_MASK;
    PCLKSEL0 |= 1 << PCLKSEL0_PCLK_TIMER0_BIT;
    PCONP   |= PCONP_PCTIM0;
    T0TCR   = 2;              // Остановим и сбросим таймер
    T0CTCR  = 0;              // Работа в режиме таймера
    T0PR    = 0;              // Нет предделителя
    T0MR0   = 1;
    T0MCR   = 2;              // Сброс по совпадению
    T0EMR   = 3 << 4;         // Инвертировать выход блока по совпадению
    T0TCR   = 0;              // Остановим Таймер
    T0TC    = 0;
    T0TCR   = 1;              // Пустим таймер
}

Кварц на 12МГц. Выход таймера наблюдаю на осциллографе с частотомером.
Испытывал различные значения N и M при CCLKCFG = 5 с целью добиться максимальной тактовой частоты.
При этом получилось, что при значениях N=1 и M = 15, вижу на выходе таймера 9600кГц, что соответствует 38,4 МГц тактовой ядра и 192 МГц частоте CCO. Частота стоит мертво - значения на частотомере не прыгают.
Если увеличить М до 16, что должно соответствовать Fcco = 204МГц, Fcclk = 40,8МГц и выход таймера 10.2 МГц, то наблюдаю на осциллографе дрожание импульсов и частота их прыгает в районе 9,98МГц.
Если же применить те установки PLL которые в примере от Кейловской борды N=0, M=11, Fcco=288, FCclk = 57,6 то на выходе таймера вообще белиберда - импульсы далеко не меандр а с переменной скважностью, и частота прыгает около 3,41 МГц.

То ли я не правильно считаю, то ли мне попался дохлый кристалл, то ли ошибка в еррате и Fcco не может быть больше 200МГц.
Кто нибудь сможет поставить подобный эксперимент на MCB2300 и развеять мои сомнения,
или поделиться своим кодом инициализации PLL чтобы я попробовал у себя.
Кстати на моем чипе написано S60771.2W09 ZSG0637-Y

[Abo]

Исходя из сегодняшних наблюдений сложилось впечатление, что на сигнал CCLK влияет настройка модуля MAM - содержимое регистров MAMTIM и MAMCR. При настройке CCLK на частоты большие 48МГц наблюдается дрожание частоты на выходе таймера-делителя частоты ядра на 4. Среднее значение этой частоты не увеличивается, а наоборот даже немного уменьшается. Предполагаю что MAM заставляет ядро пропускать такты путем блокирования импульсов CCLK на ядро. Но ведь таймер 0 тоже подключен к этому сигналу (и не только таймер а и все остальные уарты и т.п.). Подобным образом я думаю можно объяснить отмеченные в первых постах явления.
Кстати :
Fcc0 = (Fin * (MSEL+1) * 2) / (NSEL + 1)
В Вашем случае Fcco = (12 * (8 + 1) * 2) / (1 + 1) = 108,
Fclk = Fcco / (CLKSEL + 1)
В Вашем случае Fclk = Fusb = 108 / (4 + 1) = 21,6 а не 48.

Или я где ошибся в рассчетах?

[ssergy]

Кстати :
Fcc0 = (Fin * (MSEL+1) * 2) / (NSEL + 1)
В твоем случае Fcco = (12 * (8 + 1) * 2) / (1 + 1) = 108,
Fclk = Fcco / (CLKSEL + 1)
В твоем случае Fclk = Fusb = 108 / (4 + 1) = 21,6 а не 48.

Или я где ошибся в рассчетах?

В таком случае бы USB не работало. Но в моем случае USB работает без проблем. Значит Fusb=48MHz или 96Mhz.

Кстати, я как то запрограммировал MSEL=24, NSEL=1, CCLKSEL вроде 4 (как в errat'е), так проц через JTAG больше не откликался. Лениво было через boot заливаться ... закоротил пинцетом кварц и подключился JTAG'ом