PCI Target 32/33 не везде работает, Помогите заставить работать Опции

[Boris_TS]

Доброго времени суток. Уважаемые коллеги, помогите мне разобраться со слеующей ситуацией:

Делаю свое первое PCI устройство. Опробовал его на 4 машинах (больше под рукой не оказалось), на первых 3 работает успешно, а на червертой виснет BIOS. Выглядит это так, проходит инициализация устройств необходимых для загрузки (появляется заставка BIOS на мониторе, слышится один короткий пик и все насмерть виснет, светодиоды на клавиатуре уже не мигают, а должны были). Линии #PERR, #SERR, #STOP в видимом сегменте PCI шины в активное состояние никем не переводятся.

Устройство: PCI Тaгget 32/33 5V, работает в диапазоных CFG и I/O, питается от +3,3V. Основано на Xilinx XCR3256XL-10PQ208C. Если верить PostFit Simulation, то временные требования PCI Spec 3.0 выполняются. Использую Xilinx ISE 8.1 SP3 IP1. Потроха ПЛИС пишу сам, вдохновляясь PCI Spec 3.0.

Chipset'ы плат такие:
1. EPOX: nForce2T.
2. ASUS: (A8N-E / A8N-SLI SE) nForce4 Ultra.
3. Advantech: PICMG PCA6003 (VIA Appolo 133) + Cross (мост Intel).
4. ASUS (A7V600): VIA KT600 (виснет с этим chipset'ом).

Для аппаратной отладки имеются только 2 осциллографа: TDS2012 и TPS2012 (по 2 канала, полоса 100 Мгц).

[BSV]

При чтении BAR0 на шину AD(31:16) даю x"0000" (если давать константу x"FFFF", то BIOS даже не пикает, виснет сразу).

Старшая часть BAR0 (у Вас это (31:8)) все-таки должна быть выполнена в виде регистра, иначе BIOS может сильно удивиться, обнаружив, что после записи FFFFFFFFh прочитаны 0 в старших разрядах.

PAR генерирую как XOR от AD(31:0) и C_#BE(3:0).

Надеюсь, про триггер не забыли? PAR отражает значение четности на предыдущем такте.

Сейчас проверил, на первых трех машинах (где все работает) реакции на неправильный PAR нет.

Вообще говоря, по спецификации мост не обязан рапортовать об ошибках четности и системных ошибках - он же сам эти события должен обрабатывать.

По конфигурационному пространству: Попробуйте убрать бит Fast Back-to-Back Capable в статусном регистре. Что из себя представляет поле Interrupt Line?

[Boris_TS]

Еще разок увеличил у BAR0 регистровую часть до (31:8). Реакция машины не изменилась.

Да, не забыл и про триггер для PAR (время работы XOR36 на этой ПЛИС около 26 ns, без триггера выглядит очень забавно). На всякий случай прилогаю времянки CFG Read полученную при помощи MXE 8.2 PostFit Simulation.

Убрал Fast Back-to-Back из Status - ничего не меняется.
Interrupt Line - реализован в виде 8 разрядного регистра (я и сам удивился, когда Win2000 записал туда x"10", но ему виднее; правда и IRQ запретить он при этом не забыл).