For для wire в verilog, можно ли? Опции

[-=Vitaly=-]

Здравствуйте Уважаемые!

Можно ли использовать for для сигналов типа wire, а то приходится использоватьсигналы класса reg внутри always. Я понимаю, что он триггер не сделает, но интересно узнать.

Спасибо!

[dxp]

Можно ли использовать for для сигналов типа wire, а то приходится использоватьсигналы класса reg внутри always. Я понимаю, что он триггер не сделает, но интересно узнать.

for разрешается применять только в процедурных блоках (initial, always). Присваивание в процедурных блоках допускается только сигналам типа reg, integer, но не wire. Итого, ответ: нет.

[-=Vitaly=-]

for разрешается применять только в процедурных блоках (initial, always). Присваивание в процедурных блоках допускается только сигналам типа reg, integer, но не wire. Итого, ответ: нет.

Cпасибо, а жаль...