For для wire в verilog, можно ли? Опции

[-=Vitaly=-]

Здравствуйте Уважаемые!

Можно ли использовать for для сигналов типа wire, а то приходится использоватьсигналы класса reg внутри always. Я понимаю, что он триггер не сделает, но интересно узнать.

Спасибо!

[sazh]

Чего жалеть то. Чем вас не устраивает
genvar i;
generate for (i = 0; i < width; i = i + 1)

[-=Vitaly=-]

Чего жалеть то. Чем вас не устраивает
genvar i;
generate for (i = 0; i < width; i = i + 1)

Да в принципе устраивает, но не всегда удобно, ведь для generate нужен екземпляр примитива, чтобы размножить, а для for нет.

Ведь конструкция
genvar i;
generate for (i = 0; i < width; i = i + 1)
FR[i]=FR_INT | !FR_EN[i];

не синтезируется.