For для wire в verilog, можно ли? Опции

[-=Vitaly=-]

Здравствуйте Уважаемые!

Можно ли использовать for для сигналов типа wire, а то приходится использоватьсигналы класса reg внутри always. Я понимаю, что он триггер не сделает, но интересно узнать.

Спасибо!

[sazh]

module g_enerate
#(
parameter width = 4
)
(
input FR_INT,
input [width-1:0] FR_EN,
output [width-1:0] FR
);

genvar i;

generate for (i = 0; i < width; i = i + 1)
begin : block
assign FR[i] = FR_INT | !FR_EN[i];
end
endgenerate

endmodule

[-=Vitaly=-]

module g_enerate
#(
parameter width = 4
)
(
input FR_INT,
input [width-1:0] FR_EN,
output [width-1:0] FR
);

genvar i;

generate for (i = 0; i < width; i = i + 1)
begin : block
assign FR[i] = FR_INT | !FR_EN[i];
end
endgenerate

endmodule

Огромное спасибо, то что доктор прописал!!