Как "разогнать" блок до нужной частоты, Как правильно задавать констраины Опции

[v_mirgorodsky]

Здравствуй всезнающий ALL!

Столкнулся вот с такой проблемой. Был дизайн на счематике для Альтеры - медианная фильтрация изображений. Работал на частотах до 150MHz в чипе EP1K30TC144-2, т.е. второй speed-grade ACEX-1K. Все было замечательно и красиво.

Позже возникла необходимость изваять аналогичную функциональность на VHDL под Xilinx. Перевод графики в текст проблем не вызвал. Созданный тулзой RTL-счематик практически один в один повторял графическое представление схемы, созданной ранее. Все было хорошо до анализа логов временного симулятора. По его репорту максимальная рабочая частота схемы составляет 120-134MHz. В поытке побороть глюк был установлен тайминг-констраин на клоковый вход - ISE счастливо завершился с предупреждением, что временные ограничения не выполняются Запуск флор-план редактора показал, что бедный медианный фильтр разметало на половину XC2VP4 кристалла, при самом размере блока фильтра менее 10% ресурсов микросхемы По опыту работы с Альтерой, надо копать в сторону более плотной упаковки кристала. Пять часов различных експериментов в попытках правильно законстраинить дизайн закончились ничем. Попытки дотронуться до любых движков оптимизации в настройках приводили в основном к падению рабочей частоты

По даташитам - Virtex-II Pro speed grade 6 все же несколько быстрее, чем альтеровский ACEX-1K, следовательно проблема не в тулзе и не в чипе, а в неправильном их использовании. Не подскажет ли глубоко уважаемый ALL путей выхода из этого кризиса?

[Andrey Filippov]

Не подскажет ли глубоко уважаемый ALL путей выхода из этого кризиса?

Трудно полностью понять алгоритм оптимизации проприетарного продукта :-)

Но я бы посоветовал действовать так (хотя у меня Verilog, а не VHDL)
Сначала - отпустить немного ограничения. Мне кажется, что гогда тулы не справляются с заданием, они "паникуют" и порют лажу.
дальше - установить отдельные (или просто выкинуть - TIG) ограничения для сигналов, для которых задержки не критичны (например - двухцикловые).
Ну а потом - смотреть "где тонко" и там пытаться подправить. Например, временные параметры регистра на выходе встроенного умножителя отличаются от просто регистра, поэтому, если результат используется в дальнейших арифметических операциях, то его выход неплохо бы еще пропустить через обычный регистр - как в примере ниже - DCT (Verilog, Spartan-3):
idct
Кстати, на "раскидано" обычно можно внимание не обращать.