Три Nios II в одном "флаконе", размещение трех МК в одной FPGA Опции

[maksya]

Задача - запихать в одну FPGA'шку три NiosII. Сейчас усердно знакомлюсь с литературой по теме. Просто может кто-то поспособствует ускорению процесса и поделится советом - с какой стороны удара граблей ожидать? Будет ли им там тесно?

Допустим откидываем проблему нехватки логических ячеек, памяти и ног I/O. Основной вопрос пока, наверное, в организации процесса отладки этих процессоров.

Идельным вариантом было бы описание опыта работы с похожей конфигурацией.

[id_gene]

Небольшой отчет.
кваркус/ниос 6.1. отладчик встроенный в иде.
Кодлаб не пробовал.

Скомпилировал три процессора, у каждого своя onchip ram 16к для программы, кеша данных нет, кеш инструкций 512 (минимальный).

Общие ресурсы - общая onchip, общая DDR внешняя.

Прямо по указанному выше документу все работает отлично.

В ИДЕ создается прект для каждого процессора, папки отдельные, у каждого свой софт.
Собирается проект для каждого процессора, после чего собирается multiprocesor collection.
Отлаживается вполне нормально: видны треды каждого процессора одновременно, брейкпойнты независимы, каждый тред можно запустить/приостановить, пошагово пройти.

Результаты смотрю в отладчике при instruction stepping mode в переменных и в регистрах процессора.

Все три процессора исполняют один и тот же код. Софт параметризирован, ядра себя опознают через NIOS2_READ_CPUID(cpuid).

Где-то я что-то упустил, но лень копаться: процессоры a, b & c опознают себя как 1, 0 & 2 соответственно (я думал, что а - это будет 0). Но поскольку железо симметричное и проблем нет - копать неохота.

В ППЗУ еще не грузил, работаю прямо из onchip.