Работа с generic?, как написать на VHDL ... Опции

[eteP]

Как написать в VHDL такую конструкцию?

Код

entity avg is
    generic (
 NUMDATABITSIN    : integer := 14;
 NUMAVG      : integer := 32
    );
 port(
  CLK:  in std_logic;
  RSTl:  in std_logic;
  CE:  in std_logic;
  DATA_IN:    in std_logic_vector(NUMDATABITSIN-1 downto 0);
  DATA_DRY:    out std_logic;
  DATA_OUT:    out std_logic_vector(NUMDATABITSIN + fix(log(NUMAVG)/log(4)) -1 downto 0)
     );
end avg;

Не понятно как написать формулу для DATA_OUT.
Здесь пример я написал как это выглядит на MatLab.

Спасибо.