ahdl -> verilog/vhdl?, проблема с xport Опции

[_Sam_]

Надо перевести проект из ahdl в verilog. Использую xport. Он ругается на альтеровские lpm_mux, lpm_counter и т.д. В этих файлах много условий параметрами, которых являются переменные типа FAMILY_APEX20K() и т.д. на них xport и ругается. Можно это как то обойти?

[Anybody]

Ну тогда в Квартусе или Макс плюсе, генерируйте нетлист на Vhdl.
Ну и пихайте уже его в Amlyfy или куда Вам там, надо.
Всеж эффективней нежели альтеровский компилятор.