вопрос о master clock, AT91SAM7X Опции

[Sergei_K]

Доброго всем времени суток!
Возникло недопонимание, связанное с master clock...

Как я понял из даташита, если подключаем к master clock PLL clock, то можем получить частоту master clock до 200MHz, в чем собственно говоря и убедился, просиммулировав в Keil (правда там максимальная частота 220MHz)...

Однако в даташите о максимальной частоте говорится "The Master Clock (MCK) is programmable from a few hundred Hz to the maximum operating frequency of the device", а в разделе 38.8.1 в табличке приводится максимальная частота master clock 55MHz...

Собственно говоря вопрос в следующем: почему такое противоречие и на какой максимальной частоте все-таки может работать master clock?

P.S. Тот же вопрос, скажем, об АЦП: в 38.7 написана максимальная частота 5MHz, в то время как в Keil при симмуляции выдает максимальную 10MHz

[rat]

Доброго всем времени суток!
Возникло недопонимание, связанное с master clock...

Как я понял из даташита, если подключаем к master clock PLL clock, то можем получить частоту master clock до 200MHz, в чем собственно говоря и убедился, просиммулировав в Keil (правда там максимальная частота 220MHz)...

Однако в даташите о максимальной частоте говорится "The Master Clock (MCK) is programmable from a few hundred Hz to the maximum operating frequency of the device", а в разделе 38.8.1 в табличке приводится максимальная частота master clock 55MHz...

Собственно говоря вопрос в следующем: почему такое противоречие и на какой максимальной частоте все-таки может работать master clock?

P.S. Тот же вопрос, скажем, об АЦП: в 38.7 написана максимальная частота 5MHz, в то время как в Keil при симмуляции выдает максимальную 10MHz

55 МГц - максимальная частота ядра, а 200 МГц можно получить на PLL, это сделано для возможного получения 192 МГц, которыми тактируется USB (хотя после предделителя там все-равно 48 МГц), а поскольку мастер клок идет на тактирование ядра, значит быть ему больше 55 МГц не положено, а вот 192 МГц с PLL можно отправлять на предделитель USB.
Насчет АЦП - 5 МГц для 10 битной точности, 8 МГц для 8 битной.

[Sergei_K]

55 МГц - максимальная частота ядра, а 200 МГц можно получить на PLL, это сделано для возможного получения 192 МГц, которыми тактируется USB (хотя после предделителя там все-равно 48 МГц), а поскольку мастер клок идет на тактирование ядра, значит быть ему больше 55 МГц не положено, а вот 192 МГц с PLL можно отправлять на предделитель USB.
Насчет АЦП - 5 МГц для 10 битной точности, 8 МГц для 8 битной.

спасибо за разъяснение, но тогда непонятен другой вопрос: каким образом достич 5MHz частоты для точной оцифровки? При установке 55MHz для Master Clock симмулятор Keilа показывает мне частоту 2,5MHz, при том что делитель АЦП установлен в 0.. Что это, глюк кейла?

P.S. Про рассчет АЦПшного клока из даташита я вообще не говорю.. MCK/[(Prescal+1)*2], отсюда вообще следует, что при максимальном мастер клоке 55MHz и нулевом делителе должно получаться 27,5MHz Откуда же спрашивается магическая цифра 5MHz?

Эскизы прикрепленных изображений