реклама на сайте
подробности

 
 
> Минимальный skew на Циклоне
-=Vitaly=-
сообщение May 21 2007, 09:16
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 468
Регистрация: 31-08-06
Из: Киев
Пользователь №: 19 991



Здравствуйте.

Есть следующая задачка. Имею входную частоту 80 Мгц, из нее с надо сделать 4 частоты около 100 КГц, 200 КГц, 500 КГц, 1 МГц. Микросхема ALTERA -EP1C6Q240-PQFP. Но каждая частота должна присутствовать на 2 х ножках плиса в прямом и инвертированном виде. Очень желательно получить минимальній skew между инвертированной и неинвертированной частотами.
Как это лучше сделать??

Вариант 1. Поделить частоту, до требуемого значения, а потом подать на блок PLL для инвертирования и оттуда на ножки плис??

СПС
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
dxp
сообщение May 21 2007, 09:41
Сообщение #2


Adept
******

Группа: Свой
Сообщений: 3 469
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343



Цитата(-=Vitaly=- @ May 21 2007, 16:16) *
Есть следующая задачка. Имею входную частоту 80 Мгц, из нее с надо сделать 4 частоты около 100 КГц, 200 КГц, 500 КГц, 1 МГц. Микросхема ALTERA -EP1C6Q240-PQFP. Но каждая частота должна присутствовать на 2 х ножках плиса в прямом и инвертированном виде. Очень желательно получить минимальній skew между инвертированной и неинвертированной частотами.
Как это лучше сделать??

Сформируйте эти сигналы внутри ПЛИС, используйте выходные триггеры в IO элементах микросхемы - подайте эти сигналы на входы данных этих триггеров, тактируйте эти триггеры одним и тем же клоком - наружу они будут вываливаться максимально одновременно. Точнее, по-моему, труднее получить.


--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
Go to the top of the page
 
+Quote Post
-=Vitaly=-
сообщение May 21 2007, 09:45
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 468
Регистрация: 31-08-06
Из: Киев
Пользователь №: 19 991



Цитата(dxp @ May 21 2007, 12:41) *
Сформируйте эти сигналы внутри ПЛИС, используйте выходные триггеры в IO элементах микросхемы - подайте эти сигналы на входы данных этих триггеров, тактируйте эти триггеры одним и тем же клоком - наружу они будут вываливаться максимально одновременно. Точнее, по-моему, труднее получить.


А скважность при таком редиме не поплывет?? Надо 50 %.
Всем спасибо, кстати мой вариант отпал практически сразу, pll на такой низкой частоте не заводиться.
Go to the top of the page
 
+Quote Post
dxp
сообщение May 21 2007, 11:03
Сообщение #4


Adept
******

Группа: Свой
Сообщений: 3 469
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343



Цитата(-=Vitaly=- @ May 21 2007, 16:45) *
А скважность при таком редиме не поплывет?? Надо 50 %.

А причем тут скважность? Какую сделаете, такая и будет. Сигналы-то Вы внутри ПЛИС формируете, а уж только потом заводите на триггеры IO элементов. А клок - он их только тактирует и все. Если поданные на выход сигналы будут иметь сважность 2, то и на выходе они будут такими же, только выравненными по фронтам с точностью до перекоса клока, который есть величина небольшая - во всяком случае лучше не получится.


--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
Go to the top of the page
 
+Quote Post
-=Vitaly=-
сообщение May 21 2007, 12:20
Сообщение #5


Местный
***

Группа: Свой
Сообщений: 468
Регистрация: 31-08-06
Из: Киев
Пользователь №: 19 991



Цитата(dxp @ May 21 2007, 14:03) *
потом заводите на триггеры IO элементов

Всем большущий a14.gif , особенно DXP beer.gif
Ого, а как произвести эту чудную операцию в VERILOGe, ничего подобного не встречал, есть аттрибуты какие-то?

Это в Аssignment Editor->Logic Options выбрать регистр и присвоить ему Fast Output Enable Register??

Сообщение отредактировал -=Vitaly=- - May 21 2007, 13:16
Go to the top of the page
 
+Quote Post
dxp
сообщение May 21 2007, 13:47
Сообщение #6


Adept
******

Группа: Свой
Сообщений: 3 469
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343



Цитата(-=Vitaly=- @ May 21 2007, 19:20) *
Ого, а как произвести эту чудную операцию в VERILOGe, ничего подобного не встречал, есть аттрибуты какие-то?

Это в Аssignment Editor->Logic Options выбрать регистр и присвоить ему Fast Output Enable Register??

Да, именно так. А в самом верилоге можно директиву задать для пинов модуля верхнего уровня. В доке все описано.


--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th July 2025 - 14:11
Рейтинг@Mail.ru


Страница сгенерированна за 0.01412 секунд с 7
ELECTRONIX ©2004-2016