Минимальный skew на Циклоне Опции

[-=Vitaly=-]

Здравствуйте.

Есть следующая задачка. Имею входную частоту 80 Мгц, из нее с надо сделать 4 частоты около 100 КГц, 200 КГц, 500 КГц, 1 МГц. Микросхема ALTERA -EP1C6Q240-PQFP. Но каждая частота должна присутствовать на 2 х ножках плиса в прямом и инвертированном виде. Очень желательно получить минимальній skew между инвертированной и неинвертированной частотами.
Как это лучше сделать??

Вариант 1. Поделить частоту, до требуемого значения, а потом подать на блок PLL для инвертирования и оттуда на ножки плис??

СПС

[dxp]

Есть следующая задачка. Имею входную частоту 80 Мгц, из нее с надо сделать 4 частоты около 100 КГц, 200 КГц, 500 КГц, 1 МГц. Микросхема ALTERA -EP1C6Q240-PQFP. Но каждая частота должна присутствовать на 2 х ножках плиса в прямом и инвертированном виде. Очень желательно получить минимальній skew между инвертированной и неинвертированной частотами.
Как это лучше сделать??

Сформируйте эти сигналы внутри ПЛИС, используйте выходные триггеры в IO элементах микросхемы - подайте эти сигналы на входы данных этих триггеров, тактируйте эти триггеры одним и тем же клоком - наружу они будут вываливаться максимально одновременно. Точнее, по-моему, труднее получить.

[-=Vitaly=-]

Сформируйте эти сигналы внутри ПЛИС, используйте выходные триггеры в IO элементах микросхемы - подайте эти сигналы на входы данных этих триггеров, тактируйте эти триггеры одним и тем же клоком - наружу они будут вываливаться максимально одновременно. Точнее, по-моему, труднее получить.

А скважность при таком редиме не поплывет?? Надо 50 %.
Всем спасибо, кстати мой вариант отпал практически сразу, pll на такой низкой частоте не заводиться.

[dxp]

А скважность при таком редиме не поплывет?? Надо 50 %.

А причем тут скважность? Какую сделаете, такая и будет. Сигналы-то Вы внутри ПЛИС формируете, а уж только потом заводите на триггеры IO элементов. А клок - он их только тактирует и все. Если поданные на выход сигналы будут иметь сважность 2, то и на выходе они будут такими же, только выравненными по фронтам с точностью до перекоса клока, который есть величина небольшая - во всяком случае лучше не получится.

[-=Vitaly=-]

потом заводите на триггеры IO элементов

Всем большущий , особенно DXP
Ого, а как произвести эту чудную операцию в VERILOGe, ничего подобного не встречал, есть аттрибуты какие-то?

Это в Аssignment Editor->Logic Options выбрать регистр и присвоить ему Fast Output Enable Register??

Сообщение отредактировал -=Vitaly=- - May 21 2007, 13:16

[dxp]

Ого, а как произвести эту чудную операцию в VERILOGe, ничего подобного не встречал, есть аттрибуты какие-то?

Это в Аssignment Editor->Logic Options выбрать регистр и присвоить ему Fast Output Enable Register??

Да, именно так. А в самом верилоге можно директиву задать для пинов модуля верхнего уровня. В доке все описано.