Цитата(BSV @ Apr 12 2005, 22:18)
Не исключено, завтра уточню. А как это может повлиять на загрузку?
Собственно, JTAG - цепочка выглядит точно так же, как и цепочка загрузки, только в ее начале ПЗУхи висят.
При конфигурировании, пины переходят в третье состояние. Шум на ногах JTAG может ввести устройство в режм конфигурирования. Хотя вероятность это вроде как мизерна, но мы как то именно с этим и столкнулись.
Но раз у Вас JTAG цепи заведены, все должно быть нормально, хотя не лишним будет проверить уровень наводок и шум по земле.
Цитата(BSV @ Apr 12 2005, 22:18)
Сегодня сделал verify FPGA - совпадает только одна микросхема - последняя (при загрузке из ПЗУ), DONE взводится. Если грузить конфигурацию через JTAG, то все программируется и проверяется правильно. Опции разрешения ридбэка и программирования при генерации битстримов включены.
Если б контрольные суммы не совпадали, done не загорался бы (ну Вы и сами знаете).
Перепроверьте галки DRIVE DONE PIN HIGH (если у Вас Xilinx), она должна быть только у последней в цепи. Иначе возможно, что первая загрузится и подтянет к питанию done, несмотря на конфликт, уровень может быть достаточный для остановки конфигурации.
Xilinx FPGA not start
Apr 11 2005, 21:03
