Cyclone II, два вопроса. Опции

[dxp]

Имеется проект на EP1C6T144I7. Портирован на EP2C8F256I8. В проекте есть SDRAM контроллер, при его проектировании в свое время вставал вопрос о реальных временнЫх задержках между логикой ПЛИС и ее выводами. Например, через сколько времени от фронта клока на выходном триггере IO элемента сигнал вывалится на вывод микросхемы. И через сколько времени от поступления на вывод микросхемы сигнал дойдет до входного триггера IO элемента (все это актуально для чтения из SDRAM). Для EP1C6T144I7 в симуляторе было установлено, что выходная задержка порядка 2.2 нс, входная - 1.4 нс. Сигнал там поступает с вывода микросхемы через элемент задержки. Значение этого элемента задержки по умолчанию указано 0 нс. На основе этих времянок выстроена схема тактирования выходного и входного триггеров - так, чтобы тактирующий фронт приходил на входной триггер тогда, когда сигнал с выхода SDRAM прошел с вывода ПЛИС до входного триггра и присутствовал на его входе с соблюдением setup/hold требований.

Аналогичное моделирование EP2C8F256I8 показало, что по умолчанию элемент задержки имеет значение максимальной задержки, которое составляет немного-немало, а целых 4.940 нс, т.е. порядка 5 нс (тактовая частота проекта 100 МГц, SDRAM тактируется с этой же чатотой). Естественно, из-за этой задержки сигнал уже не успевает достичь входного триггера, не говоря уже о соблюдении требований setup/hold, т.е. попросту во время прихода тактирующего фронта на входе данных триггера неверное значение (в симуляторе читается z-состояние, реально, очевидно, должно читать что попало, скорее всего, предыдущее значение, "запомненное" на паразитных емкостях).

Комилю проект, проверяю, что реально читается - читается все правильно (контролирую Signal-Tap'ом). Меняю величину задержки этого элемента задержки от минимума (0 нс), до максимума (4.940 нс), ничего не меняется - всегда читается правильно. Отсюда вопрос: эта задержка реально присутствует в микросхеме или это только в симуляторе видно да в Chip Editor'е? Может кто-нибудь прояснить описанный феномен?


Второй вопрос: для контроля за чтением решил использоовать In-System Memory Content Editor - при чтении из внешней SDRAM писать считанные данные во внутренний буфер (память ПЛИС), а этим инструментом контролировать содержимое буфера. На предыдущем этапе в первом Циклоне это все прекрасно работало, очень удобно было экспериментировать. Здесь же при компиляции получаю ошибку с объяснением (вольный перевод): блок памяти М4К микросхемы Cyclone II не может быть использован в режиме Dual-Clock True Dual-Port Memory, обратитесь к еррате. Обращаюсь к еррате, обнаруживаю, что действительно в ревизии А есть проблемы при записи с двух портов при определенном временном соотношении клоков может происходить сбой записи. Для разных режимов там воркэраунды предлагаются, а про In-System Memory Content Editor сказано, что это может использоваться только с исправленными микросхемами, т.е. с ревизией В. Ну ладно, понятно. Пытаюсь выяснить, какая же у меня используется ревизия, и не могу найти, где это описано. В доке не нашел ничего - на слово "revision" оно выдает только "Revision Histoty". Где есть описание маркировки так, чтоб можно было выяснить ревизию? Или, может, по дате выпуска можно определить? Где это можно глянуть?

[SunnyDevil]

А если провести эксперимент.
Этот сигнал выдать через задержку на другую ножку, напрямю и начать менять эту задержку. 2х канальным осцилографом смотреть результат?
Все таки у меня мнение что кладет он на эту задержку. Можно ли глянуть отчет после синтеза, который выдает Квартус? После Place/Routa и Mapa?

[dxp]

А если провести эксперимент.
Этот сигнал выдать через задержку на другую ножку, напрямю и начать менять эту задержку. 2х канальным осцилографом смотреть результат?

Идея здравая, как руки дойдут, обязательно посмотрю и доложу.

Все таки у меня мнение что кладет он на эту задержку.

Вот и у меня такое впечатление складывается.

Можно ли глянуть отчет после синтеза, который выдает Квартус? После Place/Routa и Mapa?

Что именно глянуть? В каком месте? На картинке выше именно после разводки, как же еще.

[SunnyDevil]

Что именно глянуть? В каком месте? На картинке выше именно после разводки, как же еще.

Эта картинка никоим образом не является ОТЧЕТОМ после синтеза. Тем более временным.
Квартуса под рукой сейчас нет приведу пример из ISE:

=========================================================================
Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'
Total number of paths / destination ports: 1020 / 988
-------------------------------------------------------------------------
Offset: 8.749ns (Levels of Logic = 7)
Source: mem_data<0> (PAD)
Destination: in_port_cnt_0 (FF)
Destination Clock: clk rising 0.2X

Data Path: mem_data<0> to in_port_cnt_0
Gate Net
Cell:in->out fanout Delay Delay Logical Name (Net Name)
---------------------------------------- ------------
IOBUF:IO->O 5 0.821 0.947 mem_data_0_IOBUF (N3289)
LUT4:I3->O 1 0.551 0.827 _n04131421_SW1 (N3516)
LUT4:I3->O 1 0.551 1.140 _n04131421 (N3140)
LUT3:I0->O 1 0.551 0.869 _n04131444 (N3153)
LUT4:I2->O 1 0.551 0.000 _n04131618_G (N3559)
MUXF5:I1->O 1 0.360 0.827 _n04131618 (N3243)
LUT4:I3->O 1 0.551 0.000 _n041317101 (N3322)
FDS:D 0.203 in_port_cnt_0
----------------------------------------
Total 8.749ns (4.139ns logic, 4.610ns route)
(47.3% logic, 52.7% route)

Что именно глянуть? В каком месте? На картинке выше именно после разводки, как же еще.

Эта картинка никоим образом не является ОТЧЕТОМ после синтеза. Тем более временным.
Квартуса под рукой сейчас нет приведу пример из ISE:

=========================================================================
Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'
Total number of paths / destination ports: 1020 / 988
-------------------------------------------------------------------------
Offset: 8.749ns (Levels of Logic = 7)
Source: mem_data<0> (PAD)
Destination: in_port_cnt_0 (FF)
Destination Clock: clk rising 0.2X

Data Path: mem_data<0> to in_port_cnt_0
Gate Net
Cell:in->out fanout Delay Delay Logical Name (Net Name)
---------------------------------------- ------------
IOBUF:IO->O 5 0.821 0.947 mem_data_0_IOBUF (N3289)
LUT4:I3->O 1 0.551 0.827 _n04131421_SW1 (N3516)
LUT4:I3->O 1 0.551 1.140 _n04131421 (N3140)
LUT3:I0->O 1 0.551 0.869 _n04131444 (N3153)
LUT4:I2->O 1 0.551 0.000 _n04131618_G (N3559)
MUXF5:I1->O 1 0.360 0.827 _n04131618 (N3243)
LUT4:I3->O 1 0.551 0.000 _n041317101 (N3322)
FDS:D 0.203 in_port_cnt_0
----------------------------------------
Total 8.749ns (4.139ns logic, 4.610ns route)
(47.3% logic, 52.7% route)