Разбираюсь с FIFO из Coregen, как его сделать little endian?, Может кто-то уже делал подобное? Опции

[Dimonira]

Пишу софт для Ethernet обмена для своей платы с ядром 1Г-МАК от ксайлинкса (см. тут). Проект матрицы сделан на ISE 8.2.
В матрице на приём у меня стоит два ФИФО байтовой ширины по записи и по чтению, а на передачу стоит 4-байтовое на входе (по записи с процессора), а на выходе байтовое (в ядро 1Г-МАК). Все ФИФО с разным тактом по чтению и записи, сгенерированы coregen-ом.
С приёмом всё пучком, а с передачей выяснилось, что ФИФО передаёт в МАК первым байтом старший байт 32-битного слова. Т.е. по факту можно сказать big-endian.
А мне надо бы little-endian, т.к. процессор тоже little-endian (Tiger Shark 201).
Казалось бы ерунда, чего там, взял в проекте матрицы переконнектил байты с шины процессора на вход передающего ФИФО. Однако не так всё просто - после компилляции проект "поплыл", перестал работать не только в части МАКа, но и ещё кое-что накрылось. И это несмотря на то, что согласно репорту par-а всё вроде бы Ок. Странно только, то что в новом проекте используемых слайсов оказалось на 10 меньше чем в старом проекте (1989 против 1999).
Изменения были всего в одной строчке:

Код

// было:
wire [31:0] tx_fifo_data_in = data_fr_dsp;
// стало:
wire [31:0] tx_fifo_data_in = {data_fr_dsp[7:0], data_fr_dsp[15:8], data_fr_dsp[23:16], data_fr_dsp[31:24]};

Вот теперь не знаю как быть. Ну не в софте же переставлять байты, это ж такой гимор и убивание времени, а оно важно.
Начинаю склоняться к тому, чтобы взять исходняки ФИФО, засунуть их в проект (вместо coregen-а) и поправить там последовательность выдачи байтов на обратную. Но посмотрел, там такая каша этих исходняков...

Может кто-то уже это делал?
Или есть другие идеи?

[Dimonira]

oval
Жаль что раньше не написали. Написали бы, что от этого всего ничего не изменится, я бы и не заморачивался...
Целых два дня коту под хвост.

Да, шифрование не понадобилось, coregen и так съел правленный файл не поперхнувшись.
Но изменение порядка следования байтов внутри ядра (вместо снаружи, как я сначала делал) ничего не изменило: проект так же точно не работает - нет приёма, неправильно читается датчик температуры и м.б. что-то ещё. И количество слайсов тоже так же меньше на десять штук - 1989 против 1999 в работающем проекте. Можно поздравить Xilinx с успехом! Результат стабильный. А это пирзнак класса.
В принципе, оглядываясь назад, можно сказать, что по-другому и не должно было быть.
Ведь правка файла корки, как оказалось, должна была делаться на входе данных, т.е. где шина шире.
А раз на входе, то без разницы где это описывать, толи на входе внутри ядра, толи на входе снаружи. Один хрен.
Кстати, они в ядре сами порядок байтов меняют (т.е. DIN_I(7 DOWNTO 0) <= DIN(31 DOWNTO 24) и т.д.), а я как раз пытался "выправить".

Но самое плохое в том, что я пока не знаю что делать дальше. Куда копать? Где смотреть?
Похоже надо сначала поискать куда пропадают эти 10 долбаных слайсов и почему? Куда сунутся за этим? В репорты синтезатора? Что посоветуете?

Что-то в голове каша, сегодня уже с меня хватит, домой пойду.