Внутренний сигнал FPGA с большой нагрузкой, Как это корректно реализуется? Опции

[Волощенко]

1. Если один и тот же внутренний сигнал используется во многих логических узлах, т.е. имеет большую (многочисленную и разветвленную) нагрузку, то стоит ли самому заботиться о том, чтобы этот сигнал разгрузить, делая, например, каскады буферных повторителей (или вводя вспомогательные сигналы), или система проектирования сама выполняет это за нас?
2. Есть ли особенности по этой части для систем MAX+plus II, Quartus II и Xilinx ISE?
Понятно, что чипы имеют глобальные входы, но речь не о них, а о простых внутренних сигналах. Просто просматривая документацию, не встречал ни разу каких либо соображений по этому вопросу.
Спасибо за ответ.

[dxp]

1. Если один и тот же внутренний сигнал используется во многих логических узлах, т.е. имеет большую (многочисленную и разветвленную) нагрузку, то стоит ли самому заботиться о том, чтобы этот сигнал разгрузить, делая, например, каскады буферных повторителей (или вводя вспомогательные сигналы), или система проектирования сама выполняет это за нас?

Так ведь внутри ПЛИС сигнал с выхода одной логической ячейки проходит до входов других ячеек через разного рода коммутаторы (мультиплексоры), которые стоят там везде на линиях соединений (Interconnect'ах), и эти коммутационные элементы заодно являются и буферными. Т.ч. о коэффициентах разветвления на выходе логики заботиться не нужно.

[andrew_b]

о коэффициентах разветвления на выходе логики заботиться не нужно.

Я бы не сказал, что совсем не нужно. Иногда бывает, что и нужно...

Констрейн в синтезаторе max_fanout.