Внутренний сигнал FPGA с большой нагрузкой, Как это корректно реализуется? Опции

[Волощенко]

1. Если один и тот же внутренний сигнал используется во многих логических узлах, т.е. имеет большую (многочисленную и разветвленную) нагрузку, то стоит ли самому заботиться о том, чтобы этот сигнал разгрузить, делая, например, каскады буферных повторителей (или вводя вспомогательные сигналы), или система проектирования сама выполняет это за нас?
2. Есть ли особенности по этой части для систем MAX+plus II, Quartus II и Xilinx ISE?
Понятно, что чипы имеют глобальные входы, но речь не о них, а о простых внутренних сигналах. Просто просматривая документацию, не встречал ни разу каких либо соображений по этому вопросу.
Спасибо за ответ.

[LeonY]

max_fanout часто нужен, особенно на устройствах Actel (antifuse) - там никаких коммутаторов-мультиплексоров нет и в помине (проволочки - fuse). В эпоху схемных дизайнов и хилых устройств с 1 - 2 глобальными цепями приходилось за буферированием следить вручную. Теперича эта проблема отходит на задний план, т.к. устройства стали побогаче и редко кто чего делает как схему, а умный синтезатор за этим сам следит. Не очень понял пример с
"clock enable". Тут есть пара-другая вопросов. Например такой: использование всяческих "clock enable" является порочной практикой изначально (gated clock), поэтому отстаньте от бедного синтезатора - он не умеет ХОРОШО упихивать ПЛОХИЕ проекты. Не воспринимайте, пожалуйста, это как личный выпад, сам иногда использую такие штуки (например, когда места на кристале не хватает и хоть застрелись), но делать это надо сознательно и очень осторожно, а лучше не делать.