Внутренний сигнал FPGA с большой нагрузкой, Как это корректно реализуется? Опции

[Волощенко]

1. Если один и тот же внутренний сигнал используется во многих логических узлах, т.е. имеет большую (многочисленную и разветвленную) нагрузку, то стоит ли самому заботиться о том, чтобы этот сигнал разгрузить, делая, например, каскады буферных повторителей (или вводя вспомогательные сигналы), или система проектирования сама выполняет это за нас?
2. Есть ли особенности по этой части для систем MAX+plus II, Quartus II и Xilinx ISE?
Понятно, что чипы имеют глобальные входы, но речь не о них, а о простых внутренних сигналах. Просто просматривая документацию, не встречал ни разу каких либо соображений по этому вопросу.
Спасибо за ответ.

[RKOB]

Значениеe MAX_FANOUT (default):
= 100 для Virtex, Virtex-E, Spartan-II, Spartan-IIE;
= 500 для Spartan-3, Virtex-II, Virtex-II Pro, Virtex-II Pro X, Virtex-4;
= 100000 для Virtex-5 (из xst.pdf).

Значение параметра Max Fanout устанавливает максимально допустимое количество ветвлений цепей в процессе синтеза. Наличие цепей с большим количеством ветвлений создает проблемы в процессе их трассировки.
Для исключения возникновения таких проблем с помощью параметра Max Fanout задается предельное значение, ограничивающее количество разветвлений результирующих цепей. Средства синтеза могут сократить количество разветвлений за счет дублирования соответствующих регистров и вентилей, а также за счет установки дополнительных буферов. (отсюда: http://www.compitech.ru/html.cgi/arhiv/02_03/stat_132.htm)