проблемы при синтезе - Форум разработчиков электроники ELECTRONIX.ru

Wiki

Photo

Forum

Reviews

Help (!)

проблемы при синтезе

Опции

KPiter Просмотр профиля	Jul 2 2007, 12:23 Сообщение #1
Частый гость Группа: Участник Сообщений: 84 Регистрация: 22-09-06 Из: NN Пользователь №: 20 592	Не могу никак понять почему в тестбенч поведение модели правильное. а зашиваешь на FPGA дизайн ведет себя не правильно. Например, с помощью шаманства, дизайн работает правильно, а при уменьшении (!) разрадности счетчика опять все слетает т.е. работает не правильно %\

Сообщений в этой теме

KPiter проблемы при синтезе Jul 2 2007, 12:23

SpellDrive Вот и у меня та же проблема в ISE9.1 в предыдушей ... Jul 2 2007, 12:46

Самурай Цитата(KPiter @ Jul 2 2007, 16:23) Не мог... Jul 2 2007, 12:52

SpellDrive Цитата(Самурай @ Jul 2 2007, 16:52) Ну? И... Jul 2 2007, 13:08

KPiter Кодlibrary IEEE; use IEEE.STD_LOGIC_1164.ALL; use ... Jul 2 2007, 13:29

Vadim Зачем Вы плодите клоки? И по фронту, и по срезу ..... Jul 4 2007, 09:32

KPiter Цитата(Vadim @ Jul 4 2007, 13:32) Зачем В... Jul 4 2007, 09:41

Самурай Цитата(Vadim @ Jul 4 2007, 13:32) Зачем В... Jul 4 2007, 10:23

KPiter Цитата(Самурай @ Jul 4 2007, 14:23) Согла... Jul 4 2007, 11:13

Леха Не надо так делать. Ваш SPI контроллер должен такт... Jul 5 2007, 17:14

KPiter Цитата(Леха @ Jul 5 2007, 21:14) Не надо ... Jul 6 2007, 13:10

Леха Что Вы имеете в виду ? Никакого отдельного клока т... Jul 6 2007, 14:13

1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)

Пользователей: 0

Режим отображения: Переключить на: Стандартный · Переключить на: Линейный · Древовидный

Сейчас: 20th July 2025 - 07:11