Сделать сдвигающий регистр, С парал. загрузкой -"потенциалом" Опции

[muravei]

Естественно. сигналы загрузки и сдвига разные.(при активном загрузки-сдвиг запрещен)
Может есть что-то готовое, я не очень копенгаген, пока.

[Alex_xxx]

Естественно. сигналы загрузки и сдвига разные.(при активном загрузки-сдвиг запрещен)
Может есть что-то готовое, я не очень копенгаген, пока.

Как пример могу предложить вариант модуля описаного на Verilog с паралельной загрузкой:



module shifter (clk, rst, data_in, serial_out, load);

input clk; wire clk;
input rst; wire rst;

input [7:0] data_in; wire [7:0] data_in;
input load; wire load;

output serial_out; wire serial_out;

reg [7:0] shift_reg;

assign serial_out = shift_reg[7];

always @(posedge clk)
if (!rst) begin shift_reg <= 8'b00000000; end
else if (load) begin shift_reg <= data_in; end
else
begin shift_reg[0] <= shift_reg[7]; // <= 1'b0; // dlya zapolneniya 0
shift_reg[1] <= shift_reg[0];
shift_reg[2] <= shift_reg[1];
shift_reg[3] <= shift_reg[2];
shift_reg[4] <= shift_reg[3];
shift_reg[5] <= shift_reg[4];
shift_reg[6] <= shift_reg[5];
shift_reg[7] <= shift_reg[6];
end

endmodule

[PetrK]

Как пример могу предложить вариант модуля описаного на Verilog с паралельной загрузкой:
module shifter (clk, rst, data_in, serial_out, load);

input clk; wire clk;
input rst; wire rst;

input [7:0] data_in; wire [7:0] data_in;
input load; wire load;

output serial_out; wire serial_out;

reg [7:0] shift_reg;

assign serial_out = shift_reg[7];

always @(posedge clk)
if (!rst) begin shift_reg <= 8'b00000000; end
else if (load) begin shift_reg <= data_in; end
else
begin shift_reg[0] <= shift_reg[7]; // <= 1'b0; // dlya zapolneniya 0
shift_reg[1] <= shift_reg[0];
shift_reg[2] <= shift_reg[1];
shift_reg[3] <= shift_reg[2];
shift_reg[4] <= shift_reg[3];
shift_reg[5] <= shift_reg[4];
shift_reg[6] <= shift_reg[5];
shift_reg[7] <= shift_reg[6];
end

endmodule

что-то у меня на выходе данные отсутствуют.

дело в коде, приведенном выше или я что-то делаю неправильно?
скриншот прилагается

спасибо

Эскизы прикрепленных изображений

 

[-=Vitaly=-]

что-то у меня на выходе данные отсутствуют.

дело в коде, приведенном выше или я что-то делаю неправильно?
скриншот прилагается

спасибо

У вас синхронная загрузка, можно увеличенный фрагмент симуляции, чтобы было видно сигнал LOAD??

Сообщение отредактировал -=Vitaly=- - Aug 20 2007, 12:37