DC генерация правильных имен в verilog netlist-е, встроенное verilog naming rule гадит (?) Опции

[yes]

столкнулся с тем, что в верилог нетлисте (совершенно неожиданно) начали появляться гадские 'escape' имена, которые ни сам DC потом считать обратно не может и проблемы с симулятором возникают

гадские имена такие:
1) сохраняется иерархический путь (хотя иерархия растворена) \inst_name_1/inst_name2/
2) имеются двойные итдексы \net[4][5]

также иногда проскакивает (при одном синтезе есть, при другом с другими констрейнами оптимизации) assign
чего по требованиям бэк-енда быть не должно

как бороться ?????

[id_gene]

1) сохраняется иерархический путь (хотя иерархия растворена) \inst_name_1/inst_name2/

было что-то вроде

define_name_rule RULE_DISABLE_SLASH -allowed A-Za-z0-9_;
change_names -hierarchy -rules RULE_DISABLE_SLASH;

change_names -hierarchy -rules verilog;

[yes]

2 id_gene, спасибо!
помогло два правила RULE_DISABLE_SLASH + verilog

а мои попытки ограничить -allowed в verilog

define_name_rule verilog -allowed A-Za-z0-9_ -restricted /;
change_names -hierarchy -rules verilog;

без успеха...

а assign убирается
set_fix_multiple_port_nets -all -buffer_constrants