ПЛИС Альтера, моделирование PLL Опции

[Серокой]

Вот, моделирую выходной файл с задержками, чтоб посмотреть как работает APEX20KE. И нифига он не работает, причём выясняется, что не запускаются PLL. То есть на выходе стоит устойчивый "х". При этом ПЛИС как таковая работает, то есть PLL запускается.
Кто-нибудь моделировал PLL таким образом?

[archip]

Если я правильно понял, Вы моделируете timing после успешного behavioral, модель проходит правильно но состояния сигналов отображаются как x?

Может не совсем в тему, но описанная мной ситуация была в ISE+MXE при выбранной опции Bring Out Global Set/Reset Net as a Port. Цитата: This option should be used only if the global reset net is not driven.