DRUID3 Ну вообще то при линейном свипе с малым шагом по частоте, когда фапч была в захвате на предидущей точке, переходный процесс весьма короток. Настолько короток, что 9956 неуспевает дернуть сигнал PLL_Lock. Вернее, може и дергает, но контроллер неуспевает его заметить- надо будет посмотреть быстрым осциллографом и ставить расширитель импульсов, если иголка там все таки есть. Первоначально идея как раз и состояла в подсчете импульсов PLL_Lock таймером контроллера. RobFPGA Подсчет SYNC_OUT конечно работать будет железно, но счетчик на 100 МГц, прогружаемый с контроллера в соответствии со значениями RDFTW и RSRR(у меня шаг и длительность разные бывают) это нехилая CPLD как минимум. Спуров от нее будет мама не горюй......Хотель бы избежать такого в РЧ блоке. Или прийдеться тащить SYNC_OUT в цифровую часть платы... Блин, опять все переразводить....
|