IIR на FPGA Опции

[Igont]

Уважаемый All.
Не имея достаточно опыта в проектировании фильтров на логике, обращаюсь за Вашим мнением.
Задача: Имеем 4 канала "цифры" после АЦП (16 бит 500 Гц каждый).
Надо убрать из каждого канала 50Гц (IIR Filter 4 order) и 35Гц (IIR Filter 4 order).
Данные выводятся во внешнее ОЗУ, к которому имеет доступ контроллер (через ту же
ПЛИС)

Вопрос:
1. Реализуемо ли это в принципе
2. На какого объема ПЛИС приходится расчитывать (TQFP144 max)
3. Существуют ли готовые решения

Сбивает с толку, что библиотечный компонент LPM_MUL 16x16 (Altera - MAX II Plus)
ВЛЕЗ ОДИН ТОЛЬКО В ACEX 30K, а на бумажке посчитал, что и 80 триггеров хватает.

Спасибо

[Rendom]

1. Реализуемо.
2. На умножитель 16х16 используется минимум 81 триггер (ISE Xilinx), либо 1 аппаратный умножитель 18х18 (в зависимости от возможностей кристала). Если исходить из корпуса TQ144 я бы порекомендовал посмотреть в сторону Spartan 3E, а конкретно XC3S250E.
3. На глаза не попадались, но задача решается достаточно просто : в MathLab синтезируется требуемый фильтр, после чего в схемотехническом редакторе среды проектирования ISE/Quatus полностью повторяется расчитанная матлабом схема.
Если использовать вместо БИХ-фильтров КИХ-фильтры, то задача с точки зрения проектирования упрощается до элементарной- синтез фильтра в матлабе и загрузка файла коэффициентов в генераторе ядер в ПЛИС, либо начиная с 7й версии матлаб может дать hdl-код КИХ-фильтра которые просто подключается в проект.