ПЛИС Альтера, моделирование PLL Опции

[Серокой]

Вот, моделирую выходной файл с задержками, чтоб посмотреть как работает APEX20KE. И нифига он не работает, причём выясняется, что не запускаются PLL. То есть на выходе стоит устойчивый "х". При этом ПЛИС как таковая работает, то есть PLL запускается.
Кто-нибудь моделировал PLL таким образом?

[archip]

ИМХО, всё же есть некий ресурс, управляющий выходом clock PLL, параллельно с PLL. Или, как пишет BUILDER, не определено начальное состояние. Это, кстати, совпадает с моей ситуацией, когда был установлен флаг ИСПОЛЬЗОВАТЬ ГЛОБАЛЬНЫЙ СБРОС КАК ПОРТ (не использовать как сброс), соответственно, начальное состояние не было определено и у меня все выходы были в x .
Кронкретнее мне подсказать трудно - "гранаты не той системы".