Что лучше под Altera VHDL vs AHDL Опции

[Digi]

Что лучше под Altera VHDL или AHDL ? И чем ?

[cms]

Давно пишу на VHDL и также давно мечтаю снова вернуться на AHDL или дождаться SysytemC.

VHDL - громоздкий и неудобный язык. Если за плечами только схематик, то его неудобство может и не так бросается в глаза, но после C и AHDL кропаешь на VHDL непрерывно матерясь.

В VHDL нет блочных комментариев!
В VHDL нет include-файлов! В архитектуре верхнего блока приходиться тупо копировать все интерфейсы пользуемых компонентов.
В VHDL нет DEFINEов!
В VHDL чтобы описать dffe надо громоздить конструкцию вида

process(clk, rstn)
begin
if (rstn='0') then
d_out <='0';
elsif rising_edge(clk) then
if ena='1' then
d_out <= d_in;
end if;
end if;
end process;

Нет четкого деления на синтезируемое и не синтезируемое подмножество - в результате первые пол-года обучения непрерывно обламываешся с очевидными конструкциями... Короче, продолжать можно долго.

P.S. На счет ограниченности AHDL одной Альтерой - у Хilinx есть утилитка ahdl2vhdl, с помощью которой SM из конфы на telesys.ru умудряется на AHDL писать даже ASICи.