Что лучше под Altera VHDL vs AHDL Опции

[Digi]

Что лучше под Altera VHDL или AHDL ? И чем ?

[cms]

To jeka & ASN:

Господа, не путайте язык и доп. инструменты, которые приходится изобретать, чтобы выправить калечности этого языка. Все что Вы описали - это костыли, которые ВЫНУЖДЕННО приходится применять. Я говорил о деффектах ЯЗЫКА - и вы все их подтвердили, указав на то, что они действительно важны и показали, как люди извращаются, надстраивая недостающую функиональность.

Перефразируя jeka: хочешь нормально работать на VHDL - пиши свой макроязык, собирай инструмент для его компиляции и тогда наступит тебе счастье. Вывод: в первичном виде VHDL для жизни слабо пригоден. Что и требовалось доказать.

ASN:
1. Почему блочные коментарии - бяка? И что делать если я не пользую ActiveHDL?
2. Компоненты-то они генерят, но если я исправляю интерфейс компоненты, никто не станет мне переправлять автоматически её декларации по всем проектам. И вместо того, чтобы исправить один раз в инклюднике, я должен ползать по всем архитектурам, где она декларируется.
3. А вот нефига. Покажите-ка как type и constant можно сделать, например, такую вещь:

ENTITY e
PORT(
clk, rstn : in std_logic;
data : in std_logic_vector(..);
q : out std_logic_vector(..);

#ifdef DEBUG then

debug_out : out std_logic;

#end
);

4. Насчет dffe: мы с вами читали разные книжки. В моих книжках радостно сообщалось, что VHDL - высокоуровневый язык, там все так абстрактно и красиво, синтезатор все понимает и облегчает жизнь. А то что предлагаете вы - это тот же схематик или AHDL - берется библиотечный компонент и ставиться вручную. Где счастье?

И на последок - меня убивает нерегулярность и непонятность использования разделителей и синтаксических конструкций - в одном случае это ; в другом , в третьем - вообще ничего. Здесь end component, здесь end name...