Что лучше под Altera VHDL vs AHDL Опции

[Digi]

Что лучше под Altera VHDL или AHDL ? И чем ?

[ASN]

cms
1.Вот ведь, что интересно, в ассемблере нет блочных комментариев, и ничего - используют люди. Да и в чистом С их тоже не было (года,IMHO, едак до 99). Это уж Вы, уважаемые, путаете язык и средство разработки. Блочные комментарии позволяют быстро отключить что-то на период отладки. В release они не нужны.
2. Если Вы меняете интерфейс, уж будьте добры, исправить всё ручками потому, что изменяете "условия контракта" с модулем, которые делает , возможно, вообще другой человек. И на это надо обратить внимание.
3. Для кода внутри ENTITY использую что-то вроде этого:
constant DEBUG : boolean:=TRUE;
signal a,b : std_logic;
...
DEB_GEN_XX:if DEBUG generate
a<=b;
end generate;
А для изменения интерфейса добавляю(удаляю) сигналы в record'е:
type In_ADC_type is record
Clk : std_logic;
Data: std_logic_vector(..);
end record;
type Out_ADC_type is record
Data: std_logic_vector(..);
end record;
entity is
port(
In_Sig: in In_ADC_type;
Out_Sig: out Our_ADC_Type);
end entity;
А там крути-верти что хочешь.
4. VHDL поддерживает разные стили. Этим он и силен. Хочешь пиши в поведенческом и полагайся на синтезатор, хочешь забивай детальную структуру. Я, например, так и делаю. Сначала всё в record, потом, если не влазаю - оптимизирую вручную через instant.