Вопросы начинающего: VHDL + Precision + Xilinx, Precision не хочет цеплять примитивы Xilinx Опции

[a123-flex]

Возникла проблема: решил попробовать систем верилог, взял последний Precision 2006a3, уже есть ISE 8.2.
Подсунул туда свой старый проект на VHDL, а пресижн на кусочек кода:

data_pos: for i in 0 to 7 generate
data_lutP : RAM16X1D
port map(
d => DATA_IN_FROM_TIGER(i),
we => '1',
wclk => CLK_IN_FROM_TIGER,
a0 => EXT_CNTR_DATA_POS_p(0),
a1 => EXT_CNTR_DATA_POS_p(1),
a2 => EXT_CNTR_DATA_POS_p(2),
a3 => EXT_CNTR_DATA_POS_p(3),
dpra0 => INT_CNTR_DATA_p(0),
dpra1 => INT_CNTR_DATA_p(1),
dpra2 => INT_CNTR_DATA_p(2),
dpra3 => INT_CNTR_DATA_p(3),
spo => open,
dpo => LUT_DATA_OUT_POS_p(i)
);
end generate data_pos;

говорит:

# Error: [42512]: "C:/1/PrecisionTest/../../My/My_work/Almaz/HDL/Viod/Multiplexer_FPGA/rec_anal_tigr.vhd", line 70: Use of undeclared identifier 'RAM16X1D'
# Error: [40000]: HDL analysis failed.


Не могу понять в чем дело. Кристалл на котором все должно работать указан - Виртекс 2, его либа в папке пресижена есть, в либе есть елемент RAM16X1D.
Может быть я неправильно указываю тип либы с ксилинским компонентом ?
Для хилинкса либа была

library unisim ;
use unisim.all ;

Знающие подскажите.

[AJIEKCEu]

Добавьте в секции объявления сигналов объявление компонента, который будете использовать:

Код

component RAM16X1D
    generic
    (
        INIT : bit_vector(15 downto 0) := X"0000"
    );
    port
    (
        DPO : out std_ulogic;
        SPO : out std_ulogic;
        A0 : in std_ulogic;
        A1 : in std_ulogic;
        A2 : in std_ulogic;
        A3 : in std_ulogic;
        D : in std_ulogic;
        DPRA0 : in std_ulogic;
        DPRA1 : in std_ulogic;
        DPRA2 : in std_ulogic;
        DPRA3 : in std_ulogic;
        WCLK : in std_ulogic;
        WE : in std_ulogic
    );
end component;

--Добавлено
А вообще общий совет - учитесь пользоваться конструкциями VHDL его именно для этого и придумали, чтобы покомпонентно не писать.
То, что вы вставили компонентом проще и быстрее написать на чистом VHDL без библиотечных элементов. Если заинтересуетесь - обращайтесь. А лучше книжку почитайте.

[a123-flex]

Организация схемы не моя придумка... я ее позаимствовал у ксилинкса.
Есть такой xapp635. Принимает DDR сигнал на частоте до 300 МГц. так там мало того что все в примитивах прописано, так еще и гвоздями к кристаллу прибито - констрейнами размещения.

За советы всем спасибо

Всем огромное спасибо.

Все работает!!!
Просто симплифай меня расслабил - так он хорошо кушает автоматически все ксайлинское, что про black box и прочая я уж и забыл давно.

[a123-flex]

Да всем спасибо конечно.... но вот немного поигравшись с пресиженом появился новый вопрос:
когда синтезирую проект Sinplify -ем, получаю тактовую 125 МГц, и притом явно есть еще запас, интерфейсная часть проекта разводится и на 250 МГц, запускаю синтез пресиженом - 78 Мегагерц с ретаймингом. Кто-нибудь может мне сказать возможно ли добиться такого эффекта простым бездарным программированием, или просто нужно пользоваться Синплифаем и забить на все остальное ?