ПЛИС Альтера, моделирование PLL Опции

[Серокой]

Вот, моделирую выходной файл с задержками, чтоб посмотреть как работает APEX20KE. И нифига он не работает, причём выясняется, что не запускаются PLL. То есть на выходе стоит устойчивый "х". При этом ПЛИС как таковая работает, то есть PLL запускается.
Кто-нибудь моделировал PLL таким образом?

[Andy-P]

EP20K60EQI208-2X, Fin=40MHz, Fpllout=64MHz Время захвата PLL (от 0ns до прекращения состояния Х) 52.351ns
Сейчас моделирую проект под EP1C3, Fin=60MHz, Fpllout=96MHz. Время захвата PLL:
- от 0ns до прекращения состояния Х и U 69.734ns
- по сообщению в отчете симуляции: PLL was locked to input clock at time 86.27 ns. По диаграмме это соответствует началу второго периода.

В обоих случаях модуль PLL имеет один вход и 2 выхода: частота и сигнал захвата. Quartus Node Finder для этого модуля показывает 17 сигналов (post compilation mode). Несколько наивно, но может проблема в том, что не выходной такт наблюдался?