Скорость блока больше скорости команды - Форум разработчиков электроники ELECTRONIX.ru

Скорость блока больше скорости команды, Как получилось?

Serega Doc Просмотр профиля	May 20 2005, 10:39 Сообщение #1
Местный Группа: Свой Сообщений: 267 Регистрация: 11-11-04 Из: Одесса Пользователь №: 1 103	Есть конечный автомат который реализует последовательность управляющих сигналов для реализации набора комманд. Получилось что после синтеза и роутинга всего автомата max F=171 MHz а ести синтезировать отдельную команду (самую сложную) то F=158 MHz Кто нибудь встречался с такими ситуациями? Пользую Sinplyfi 8.0 -> Quartus 4.2 SP1 Время оценено в Quartus Кристал Cyclon -8 speed Заранее спасибо!

Ответов

Serega Doc Просмотр профиля	May 23 2005, 12:04 Сообщение #2
Местный Группа: Свой Сообщений: 267 Регистрация: 11-11-04 Из: Одесса Пользователь №: 1 103	Я хотел бы производить анализ не роутеринга и выжимать край а анализ синтеза и вот там выбирать наилучшие схемные решения. Понятно что когда пишишь надо представлять как это будет работать на уровне логики. Но иногжа бывает так что предустановку тригера можно сделать синхронной либо асинхронной. И какой вариант будет производительней надо смотреть в конкретной просинтезированной схеме. А времянки надо смотреть только после роутера а то как выше было подмечено что синтезатор дает идеальное время.

Сообщений в этой теме

Serega Doc Скорость блока больше скорости команды May 20 2005, 10:39

makc Нужно попробовать проанализировать критический пут... May 20 2005, 10:50

Serega Doc Произведено сравнение критических путей в Synplify... May 20 2005, 11:37

makc Цитата(Serega Doc @ May 20 2005, 14:37)Произв... May 20 2005, 12:48

Serega Doc Ну по квартусу в одних и тех же цепях есть различи... May 20 2005, 13:54

makc Цитата(Serega Doc @ May 20 2005, 16:54)Ну по ... May 20 2005, 14:23

Serega Doc Временные ограничения есть только на CLK сигнал. ... May 20 2005, 14:27

makc Цитата(Serega Doc @ May 20 2005, 17:27)Времен... May 20 2005, 14:47

vetal Временные ограничения надо задавать везде, т.к. в ... May 20 2005, 18:15

v_mirgorodsky Во время синтеза самой сложной команды отдельно, S... May 21 2005, 14:09

Serega Doc Хорошо теперь мне стало в общем понятно почему упа... May 23 2005, 05:46

kas Цитата(Serega Doc @ May 23 2005, 13:46)Хорошо... May 23 2005, 08:55

makc Цитата(kas @ May 23 2005, 11:55)Может смотрет... May 23 2005, 09:35

Serega Doc Уважаемый Олл раскажите как вы решаете данную проб... May 23 2005, 10:34

kas Цитата(Serega Doc @ May 23 2005, 18:34)Уважае... May 23 2005, 11:59

vetal Synplify: 1.Tech. View 2.Timing Analist. 3. from ... May 23 2005, 11:15

vitus_strom отлаживать какой то отдельный кусочек в FPGA ИМХО ... May 23 2005, 11:44

Serega Doc Я хотел бы производить анализ не роутеринга и выжи... May 23 2005, 12:04

vetal Оптимизировать надо в первую очередь схему. Как я ... May 23 2005, 13:07

Serega Doc Подскажите как всетаки проверить отдельные составл... May 24 2005, 08:28

vitus_strom Я бы не стал оптимизировать отдельные части поскол... May 25 2005, 10:53

Serega Doc Я говорю об оптимизации именно логики. Потому что ... May 25 2005, 11:12

vitus_strom я об этом не спорю, но как правило оптимизируют ко... May 25 2005, 11:28

Serega Doc Что вы называете уровни логики? May 25 2005, 12:53

1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)

Пользователей: 0

Режим отображения: Переключить на: Стандартный · Переключить на: Линейный · Древовидный

Сейчас: 27th July 2025 - 00:31