LVDS in Cyclone Опции

[ViKo]

Обязательно ли запитывать банк, из которого я хочу вывести LVDS сигнал с PLL, от 2.5V? Остальные сигналы в этом банке мне желательно иметь 3.3V. Да и сам сигнал с PLL не требуется именно тех уровней, что в LVDS, а вот дифференциальным должен быть. Позволит ли мне Quartus или сам Cyclon выдать то, что мне надо?

[Gate]

Насколько я помню, в группе fpga на groups.google.com было обсуждение, резюме:
1.если только lvds-входы, то можно запитывать банк от 3.3в, это подтвердил кто-то из альтеры, да и квартус позволяет.
2. если есть выходы, то хуже - работать будет, но сместится средняя точка. Альтера не рекомендует.
Вроде так.

[ViKo]

Спасибо. Хорошо, если так.
А мне средняя точка и не нужна. Буду подавать через конденсаторы - тактовый сигнал на АЦП, а там он уж сам сместится, или привешу что-нибудь.

[rv3dll(lex)]

Спасибо. Хорошо, если так.
А мне средняя точка и не нужна. Буду подавать через конденсаторы - тактовый сигнал на АЦП, а там он уж сам сместится, или привешу что-нибудь.

так делать нежелательно!!!!!!!!!!!!!!!!!!!!!!!!!!!!
кварц должен тактировать в первую очередь ацп а уже потом плисину - иначе повесишь в шум ацп ещё и джиттер PLL

[ViKo]

так делать нежелательно!!!!!!!!!!!!!!!!!!!!!!!!!!!!
кварц должен тактировать в первую очередь ацп а уже потом плисину - иначе повесишь в шум ацп ещё и джиттер PLL

Так выходы PLL для этого и предназначены, а PLL как раз и минимизирует джиттер генератора (надеюсь), да и где я найду генератор на 250MHz? АЦП у меня 8-разрядный.

[Гяук]

Так выходы PLL для этого и предназначены, а PLL как раз и минимизирует джиттер генератора (надеюсь), да и где я найду генератор на 250MHz? АЦП у меня 8-разрядный.

Напрасно надеетесь - PLL совершенно не минимизирует джиттер генератора, а как раз наоборот...
Генератор можно поскать у Epson, Crystek или в БМГплюс например...