Параллельно запись/чтение в/из памяти ?, Как сделать ? Опции

[Саша Z]

Есть задача: на входе идет поток и байтовых данных с rate скажем Х MHz (каждый clock - запись байта).
На выходе нужно дать строенные слова, т.е. 24 бита (паковать по 3 последовательно полученных байта и выдавать слово наружу), т.е. со скоростью Х/3 MHz.
Если предположим выходной (read) clock получен делением на 3 входного (write) clockа (значит есть небольшая задержка между edges входного и выходного clocks), можно ли каким-то образом использовать буфер из 3 байт по накоплении которого слово в 24 бита выдается наружу согласно read clock ?
Проблема (как я вижу) в том что по третьему write clockу когда третий байт только записался нужно сразу-же читать все слово (все три байта буфера параллельно) по read clockу, что может примерно совпасть с записью первого байта следующей тройки (т.е. четвертого по счету с streame).
Может ли тут помочь dual port ram ?

Если это не реально, какие более реальные идеи есть ? Может что-то врое ping-pong buffer (т.е. иметь 2 буфера по 3 байта каждый - как только первый заполнился со входа всеми тремя байтами - он тут-же асинхронно скидывается во второй и 24-битное слово считывается на выхом со второго, в то время как первый заполняется следующими 3мя байтами потока, и т.д.)...

Что скажем ?

[BSV]

Что Вы все так рветесь прикрутить еще один тактовый сигнал, причем там, где он не нужен совсем, да еще чтение сделать по спаду. Глобальные линии и буферы нужно экономить - их много не бывает! И входной и выходной регистры тактируются одним сигналом, управление - сигналами разрешения.

Р.S. Попробуйте сначала схему нарисовать из имеющихся примитивов - счетчики, регистры, логика, а затем уже ее опишите. D-триггер (из них построены регистры) можно писать и читать одновременно (т.е. его значение изменяется ПОСЛЕ фронта тактового сигнала, а чтение происходит ДО).

[Саша Z]

Что Вы все так рветесь прикрутить еще один тактовый сигнал, причем там, где он не нужен совсем, да еще чтение сделать по спаду. Глобальные линии и буферы нужно экономить - их много не бывает! И входной и выходной регистры тактируются одним сигналом, управление - сигналами разрешения.

Р.S. Попробуйте сначала схему нарисовать из имеющихся примитивов - счетчики, регистры, логика, а затем уже ее опишите. D-триггер (из них построены регистры) можно писать и читать одновременно (т.е. его значение изменяется ПОСЛЕ фронта тактового сигнала, а чтение происходит ДО).

Да, спасибо, попробую действительно набросать на бумаге вначале, может тогда дохилит...
Значит вы имеет ввиду оба (входной и выходной) регистры тактируются по одному-и тому-же клоку (входному), но выход выходного (параллельного) регистра контролируется нечто типа output enable который разрешает чтение по каждому четвертому клоку (ибо по первым трем записались все 3 байта в выходной параллельный регистр)?

Кстати мне нужно иметь на выходе клок чтения, т.е. вклок по которому выхнодной регистр выдает котовые 24 бита наружу

[BSV]

Значит вы имеет ввиду оба (входной и выходной) регистры тактируются по одному-и тому-же клоку (входному), но выход выходного (параллельного) регистра контролируется нечто типа output enable который разрешает чтение по каждому третьему клоку?

Верно, только для второго регистра (24-разрядного) надо управлять записью в него! Или там три регистра - я что-то не догоняю зачем третий тогда?
Выходной клок можно получить (если нет требований к скважности) инверсией сигнала разрешения записи во второй регистр или из старшего бита счетчика (который кстати должен быть по модулю 3).