LVDS deserializer, Можно ли реализовать в ПЛИС Cyclone II Опции

[studert]

Очень заманчиво использовать в проекте последовательный LVDS канал связи с Cmos Image Sensor, это позволит сделать длинное (как я понял до 8 метров) соединение между платами матрицы и управляющей плис. Можно ли реализовать в Cyclone II функции преобразования обратно из последовательного LVDS сигнала в параллельный(производителем матрицы рекомендован DS92LV1212), или с такой задачей спрвятся только стратиксы и им подобные?

[studert]

Разрядность данных 10 бит, частота до 27 МГц. На прикрепленных картинках представлена функциональная схема десериалайзера и формат последоватльных данных. Я не понимаю как работает схема восстановления клока из принятого битового потока, как-нибудь можно реализовать это с помощью циклоновской ПЛЛ?

Эскизы прикрепленных изображений

 

[alex5991]

Разрядность данных 10 бит, частота до 27 МГц. На прикрепленных картинках представлена функциональная схема десериалайзера и формат последоватльных данных. Я не понимаю как работает схема восстановления клока из принятого битового потока, как-нибудь можно реализовать это с помощью циклоновской ПЛЛ?

Циклоновской PLL восстановление клока из потока данных не по зубам. Однако проект в принципе на Циклоне реализуем.
Мы делаем подобную штуку для асинхронного приема SDI (270Mb/s - 10bit x 27MHz).
За основу взяли ASI интерфейс от Alterы, только немного подшаманили под себя.
Ресурсов требется порядко 200 cell + PLL + FIFO.
Оригинальная МегаФункция была под CycloneI. Мы ее пользуем во Циклонах всех трех поколений
В вашем случае необходимо будет только продумать, как находить границы слов.

[studert]

Циклоновской PLL восстановление клока из потока данных не по зубам. Однако проект в принципе на Циклоне реализуем.
Мы делаем подобную штуку для асинхронного приема SDI (270Mb/s - 10bit x 27MHz).
За основу взяли ASI интерфейс от Alterы, только немного подшаманили под себя.
Ресурсов требется порядко 200 cell + PLL + FIFO.
Оригинальная МегаФункция была под CycloneI. Мы ее пользуем во Циклонах всех трех поколений
В вашем случае необходимо будет только продумать, как находить границы слов.

Я как раз так и понял. Умножаем входной клок 27 Мгц на разрядность параллельных данных, с полученной частотой загружаем входной битовый поток в сдвиговый регистр, а дальше нужно поставить логическую схему, которая будет отлавливать границы пачек. Как раз в этом и вопрос: у меня пока одна идея, сделать сдвиговый регистр на 2-3 пачки и искать в нем позиции старт/стоп битов и по этому событию считывать регист? Или лучше точно выяснить связь фазы начала кадра в битовом потоке с фазой тактового сигнала 27 Мгц?

[tvv]

Я как раз так и понял. Умножаем входной клок 27 Мгц на разрядность параллельных данных, с полученной частотой загружаем входной битовый поток в сдвиговый регистр, а дальше нужно поставить логическую схему, которая будет отлавливать границы пачек. Как раз в этом и вопрос: у меня пока одна идея, сделать сдвиговый регистр на 2-3 пачки и искать в нем позиции старт/стоп битов и по этому событию считывать регист? Или лучше точно выяснить связь фазы начала кадра в битовом потоке с фазой тактового сигнала 27 Мгц?

Все же стоит сначала ознакомиться с описанием altlvds, как Вам советовали. В результате, Вы получите на выходе, в параллельной шине, 8бит данных и два строба (кадра и линий), плюс синхронный клок на 27MHz. Их дальнейшая обработка не должна вызывать трудности. Успехов.