Интересует вопрос. Кто-то занимается прототипированием АСИКсов на ПЛИСах? Как сделать прототип как можно ближе к АСИКсу, ведь при проектировании АСИКсов широко используют гейтед клок, а в FPGA его боятся как огня. Да и базисы у них отличаются. Хотелось бы как-нибудь прикрутить нетлист после АСИКс синтезатора к FPGA.
Группа: Свой
Сообщений: 337
Регистрация: 17-05-07
Пользователь №: 27 784
"как-нибудь" не получится прикрутить нетлист от ASIC к FPGA.
хотите отлаживаться на FPGA - пишите гибкий код (например определяя нужную target в `define и используя `ifdef `elseif для кусков описаний, специфичных для ПЛИС/АСИК ).
"как-нибудь" не получится прикрутить нетлист от ASIC к FPGA.
хотите отлаживаться на FPGA - пишите гибкий код (например определяя нужную target в `define и используя `ifdef `elseif для кусков описаний, специфичных для ПЛИС/АСИК ).
Ну я пока пишу верилог и синтезирую его и там и там и проверяю контрольные точки на симуляции и в FPGA, но это так просто проверить, что не ошибся в логике работы. И синтезаторы могут понимать то, что я наваял
Прототипирование АSICs на FPGA, Как бы так по-лучше сделать.
Dec 10 2007, 08:03
