Прототипирование АSICs на FPGA, Как бы так по-лучше сделать. Опции

[-=Vitaly=-]

Здравствуйте.

Интересует вопрос. Кто-то занимается прототипированием АСИКсов на ПЛИСах?
Как сделать прототип как можно ближе к АСИКсу, ведь при проектировании АСИКсов широко используют гейтед клок, а в FPGA его боятся как огня. Да и базисы у них отличаются.
Хотелось бы как-нибудь прикрутить нетлист после АСИКс синтезатора к FPGA.

Спасибо!

[-=Sergei=-]

Здравствуйте.

Интересует вопрос. Кто-то занимается прототипированием АСИКсов на ПЛИСах?
Как сделать прототип как можно ближе к АСИКсу, ведь при проектировании АСИКсов широко используют гейтед клок, а в FPGA его боятся как огня. Да и базисы у них отличаются.
Хотелось бы как-нибудь прикрутить нетлист после АСИКс синтезатора к FPGA.

Спасибо!

ifdef Xilinx
else
endif

Так описываем то что ну вообще никак нилзя по другому.


Если без клокгейтинга ну вообще никак, то за ним ставим BUFG но следим, что бы клоков было не более чем.

А так, вообщемто просто для триггеров у которых планируется использовать клок с гейтингом, в ПЛИСе добавляем CLKEN.
if (RST) ....
else if (CLKEN)
{
.....
}

И таким образом синтезим в ПЛИС, перед синтезом в ASIC, на все CLKEN задаем "1", а сигнал не него приходящий замешиваем с клоком. Но опять таки все внимательно проглядывается и просматривается, и отслеживается. CLKEN = 1 синтезатором оптимизируется и к лишней площади не приводит.