ASIC design, С чего начать? Опции

[edward77]

Здравствуйте!
Подскажите пожалуйста с чего начать: книги, среды и, желательно, где все это можно достать? Буду очень признателен.
На ФТП нашел лишь стаую версию DC Compiler-a и Prime Time-a. Достаточны ли они для начала????

[Pechkin]

Вот например прайс с одной из фабрик если кому интересно
www.mosis.org/Orders/Prices/price-list-domestic.html
www.mosis.org/Orders/Prices/price-list-export.html

там и на график на 2005 можно посмотреть, когда че делают

сорри если оффтопик

Что я не понял по ценам. По 0.18 микрон стоит сделать окола 125.000 баксов.
Не ужели фотошаблоны так дешевы? Я всегда думал что стоимость фотошаблонов порядка 500-900 тыс баксов а, то и дороже.

краткое описание софта фирмы Cadence Design Systems
1) Средств системного уровня на данный момент нет. Раньше было VCC (не поддерживается с 2000г) и SPW (отдалено напоминает matlab плюс поддержка VHDL, VERILOG и много доп фич, но продана компании Coware)
2) Средства функциональной верификации. Ну здесь можно выделить два программных пакета - Incisive Unified Simulator (IUS) и Incisive Formal Verifier (Conformal). Первый позволяет проводить моделирование verilog, vhdl, systemc, PSL/Sugar, systemverilog, verilogAMS. Также сюда входят средства для анализа резудьтатов моделирования (simvision), анализ покрытия кода (code coverage), средства для верификации на основе asssertions, среедства для проверки HDL кода (HAL), есть средства для работы с транзакциями (Transaction explorer), а также возможность подключения аппаратного ускорителя palladium. Второй пакет - conformal, ранее пренадлежал компании verflex (кажется так). Является аналогом Synopsys Formallity, Mentor formalPro и позволяет сравнить два hdl кода или списка цепей на функциональное соответствие
3) логический синтез. Пакет SPR включает в себя продукты Buildgates, BuildGates extrem, low power option, datapath option, pks и позволяет проводить синтез логических схем. Следует заметить, что по высказываниям специалистов данный продукт несколько хуже чем DC от Synopsys. PKS позволяет проводить планирование кристалла (что не рекомендуется выполнять этим ПО), создавать clock-овое дерево, делать дерево земли и питания, делать трассировку и размещение, т.е. получить GDSII из списка цепей. Насколько я понимаю это "бюджетный вариант" RTL-to-GDSII, более дорогой это платформа Encounter.
4) статический временоой анализатор Pearl. (информация отсутствует)
5) физический синтез. Как я писал выше есть PKS и есть Encounter. Второй стоит более полу лимона баксов и может все что ваша душа захочет. В нагрузку есть средства актуальные для субмикрона: проверка падения напряжения(VoltageStorm), проверка целосности сигнала (CeltIC),
точное вычесление задержек (SignalStorm NDC). По имеющимся у меня данным, при изготовления ASIC на серьезных фабриках, например TSMC при передачи им топологии в формате GDSII вы должны предоставить данные на каком софте это все делалось, а разработчик софта подтверждает легальность его приобретения.
6) Encounter Test - средство для разработки и реализации методологии Design-For-Testability (скан-цепи, BIST, Memory BIST, BILBOs, и т.д.)
7) Средства для разработки аналоговых схем: Virtuoso (схемный редактор и редактор топологии), Virtuoso-XL (продвинутый редактор топологии), specte (моделировщик), SpectreRF (моделировщик ВЧ), ultrasim (крутой моделировщик), neocell (частичная автоматизация создания топологии аналоговых схем), DIVA,DRACULA, ASSURA (средства верификации топологии-отличаются скоростью, емкостью, поддержкой иерархических проектов, также используются для верификациии топологии цифровых схем-проверка DRC,LVS, RCX)
PS Это далеко не весь САПР CADENCE, а только та часть о которой я слышал, или пользовался и не забыл написать. Софта очень много-смотрите на ихнем сайте. Если есть вопросы-спрашивайте.
PSS Остальное не помню-уже позно и я хочу спать