Статическая синхронная память., Помогите выбрать. Опции

[dxp]

В проекте на ПЛИС используется аснихронная память. Минусы очевидны: проект синхронный, для работы с асинхронной памятью приходится городить задержки, из-за чего для достижения скорости приходится задирать тактовую частоту (которая, в общем-то, может быть не слишком высокой для решения всех остальных задач), результирующая скорость все равно невысока, усложняется контроллер памяти и т.д.

Требуемый объем - 1М слов (16 бит). Комфортная тактовая на ПЛИС - 100 МГц. (В текущем проекте тактовая 160 МГц, память асинхронная самсунговская на 10 нс, цикл обращения получается 3 такта - 6.25нс * 3 = 18.75нс. Не фонтан )

Разумным решением, вроде бы, является использование синхронной памяти. Посмотрел у Cypress и IDT. Есть ряд вопросов.

У Cypress подходящими выглядят CY7C1382C (1Mx18 Pipelined SRAM) и CY7C1383C (1Mx18 Flow-Through SRAM). Микрухи похожи очень, насколько понял, отличие только в том, что у pipelined выход с памяти идет через регистр, поэтому задержка на такт, но зато можно тактовую более высокую гонять. Поправьте, если ошибаюсь.

А главная непонятка следующая: не понял толком, возможо ли там обращение по произвольным адресам на каждом такте. Это очень важно для разрабатываемого устройства - требуется записывать поток по произвольным адресам (формировать кадр). Из диаграммы в даташите следует, что там идет загрузка адреса, потом уже данные пишутся или читаются, и приводится диаграмма для т.н. burst режима, когда внутренний счетчик адреса инкрементит. А нельзя ли просто на каждом такте новый адрес метать? И, кстати, не совсем понял смысл того, что счетчик этот внутренний всего 2-битный, т.е. через 4 обращения надо все равно новый адрес грузить. Зачем весь этот огород, что это дает?

В общем, кто имеет реальный опыт, посоветуйте/отсоветуйте? Надо просто иметь снаружи ПЛИС хранилище данных на 1 мегаслово с возможностью писать и читать со скоростью 100 Мслов в секунду, т.е. при 100 МГц тактовой. Это, ессно, при обращениях блоком, задержки на загрузку адреса и переключение шины данных тут не принимаются во внимание. И чтобы, хоть обращение и блоком идет от 64 до 256 слов, можно писать/читать каждое слово по произвольному адресу. Подходит ли для данной задачи, например, CY7C1383C?

[Serega Doc]

Ну я допустим организую блок памяти как буфер скадем 4х288 слов внутри FPGA (18 kbit) - EP2C5 (119,808 kBit)
И писал бы туда как мне надо по столбцам - 4 столбца записал а потом выплюнул бы это в SDRAM (не DDR) за 288 циклов пакетной записи по 4 слова в пакете.
Далее простой расчет для SDRAM
3 такта установка активного банка и стороки
3 такта до подачи первых 4х слов и далее организовываем непрерывный поток данных
6+288*4+3=1161 такт
При частоте 133 MHz получаем 8,729 ms для 4 столбиков уже транспонированых

Для DDR это время должно быть процентов на 40 меньше.

У вас же 4 столбика
4*2.88=11.52 ms

Вот и считайте!
Только нужно помнить что динамическую память надо обновлять.

[dxp]

Ну я допустим организую блок памяти как буфер скадем 4х288 слов внутри FPGA (18 kbit) - EP2C5 (119,808 kBit)
И писал бы туда как мне надо по столбцам - 4 столбца записал а потом выплюнул бы это в SDRAM (не DDR) за 288 циклов пакетной записи по 4 слова в пакете.
Далее простой расчет для SDRAM
3 такта установка активного банка и стороки
3 такта до подачи первых 4х слов и далее организовываем непрерывный поток данных
6+288*4+3=1161 такт
При частоте 133 MHz получаем 8,729 ms для 4 столбиков уже транспонированых

Для DDR это время должно быть процентов на 40 меньше.

У вас же 4 столбика
4*2.88=11.52 ms

Вот и считайте!

Вот теперь понял, что вы имеете в виду. Ок, считаем. При использовании быстрой SDRAM имеем 9 тактов на запись из 4-х слов. Итого, наши 4 столбика запишутся за время (возьмем тактовую 100 МГц) 9*288*10нс = 25920 нс или 25.92 мкс. При пересчете на один столбец - 25.92/4 = 6.48 мкс. А на SRAM при этой же тактовой я получаю 2.88 мкс. Более, чем в два раза. При вашем подходе я еще должен выделить буфер внутри под 4 столбца (18 кбит, как вы указали), только реально там должно быть два таких буфера - пока один заполняется, другой заливается во внешнюю память. Либо иметь 4 фифо - на каждый столбец. В принципе, это несложно. А ПЛИСка у меня не второй Циклон (которых реально еще, можно сказать, нет и которые только в коммерческом диапазоне температур, а мне надо индастриал), а EP1C6, где памяти всего 92 кбита. Жирновато получается. В общем, по всем пунктам на динамической памяти это решение выходит хуже: и сложнее, и толще, и геморройнее.

Универсальности, как раз, тут нет - универсальность на статической. А расширяемость тут гарантировано не нужна.