SDF для верификации, сколько штук?, RC, OCV, PVT, corners и т.п. Опции

[yes]

делаем первый 90нм проект

и в отличие от более "толстых" технологий предлагается симулировать для сайн-оффа не 3 варианта (для библиотек worst, typical, best), а гораздо больше
----цитата---------
Actually we have 36 SDF
files in total for your simulation. Along with 3 library corners you
mentioned, we have 3 RC corners and 4 I/O voltage combinations.

ну если с IO комбинациями вроде бы понятно: маленькое VCCIO - задержки большие

то остается 18 вариантов (2 I/O voltage).

проблема в том, что прогон для 3 SDF занимает у нас неделю.
6 недель (а если брать 36 SDF - то вообще 12) - неприемлемо большой срок

хотелось бы узнать - как можно "оптимизировать" при минимизации проноса ошибки???
чего-то нагулить не получилось вразумительного

впринципе, конечно, есть представления, где будет вероятность на setup-ы нарваться, а где на hold-ы - то есть в этой табличке (RC/corners) 3x3 можно найти "реально" worst и best
но страшно

ес-сно STA и формальная верификация выполнены, но без симуляции как-то стремно...

==============

btw: для дип-субмикрона и библиотек не 3 corners, а 5 (+2 низкотемпературные - там какой-то inversion phenomena имеет место быть) но я особо не разбирался, так как нам эти режимы не нужны

[oratie]

Я тоже советую уповать на STA, только. Использование SDF - это становится анахронизмом. Например, в Интеле, в маршруте проектирования не применяется логическое моделирование на уровне std cells.

А у Вас либа синопсисовская? NLDM или CCS?

Интересно, а кто-нибудь уже держал в руках synopsys lib в CCS формате?

[yes]

Я тоже советую уповать на STA, только. Использование SDF - это становится анахронизмом. Например, в Интеле, в маршруте проектирования не применяется логическое моделирование на уровне std cells.

А у Вас либа синопсисовская? NLDM или CCS?

Интересно, а кто-нибудь уже держал в руках synopsys lib в CCS формате?

я не разбираюсь в либах - вот список расширений в design kit-e

ls -1 | awk -F \. '{print $NF}' | sort | uniq
clf
db
etlf
lib
sdb
tim
tlf

если внутре где-то нужно смотреть - скажите - посмотрю

------------------------

c STA есть некий страх -
несколько синхронных тактов со всякими
set_multicycle_path 2 -setup -end ****
set_multicycle_path 1 -hold -end ****
и т.п.

заданых для синтеза внутренних блоков, которые переносились на уровень чипа через write_sdc и awk-скрипт

set_case_analysis вовсю используется - часть путей работает на одной частоте, часть на другой и т.п.

то есть понятие "синхронный" дизайн весьма условно соотносится с нашим проектом - поэтому страшно только STA

может не умеем готовить, но времени разбираться с флоу не нашлось - очень спешный проект

------------------------

модные статейки я просматриваю, про новые подходы,
но, имхо, за 4-5 лет пока я "не брал в руки шашки" DC и NCSIM очень мало поменялись (может где-то внутри, но снаружи и не заметно).
единственно, формальные чекеры развились до коммерческого применения...