Multi Clock design, нужен совет опытных Опции

[_Vladimir_]

Весьма упрощенная схема системы в прицепе.

Это мой первый проект на FPGA.
Но , к сожалению, без такой "кучерявости" по клокам никак...
Отдельные блоки написаны, симулированы.
PCI target уже проверен в железе.
В девайсе два независимых канала DDR266,
т. е. предусматривается вариант - один пишется, второй читается на PCI.

Вопрос такой.
Как правильней поступить с клоками?
Что будет лучше:
- Запитать PLL 2 от выхода PLL3 (установлено у меня сейчас так).
- Запитать PLL 2 от выхода PLL1.
- Запитать PLL 2 тоже от осциллятора (внешний кварц) .
- Какой-то другой вариант...
- Или все едино будет плохо, трудно будет добиться чтобы все это вместе работало :-).
- "я дую на воду" :-)
Входной поток - 660 мегабайт/сек

Нужный функционал девайса на этом этапе:
режим 1 (фоновый) - запись в память и чтение на PCI, rating определяется от PCI.
допустимы пропуски во входном потоке данных.
режим 2. запись до заполнения в оба канала DDR последовательно, стоп и
затем чтение через PCI.
Работа устройства начинается с инициализации регистров по PCI,
затем и управляется (в основном) посредством записи команд в регистры через PCI.
т. е. без PCI - "нет устройства".
Может взять исходный для PLL 2-3 клок от PLL 1?
Наверное это не есть хорошо, не знаю когда поднимается PCI clock (от Linux машины)- нет осцилографа под рукой.

FPGA - Lattice EC33, 672 pin

Прикрепленные файлы

 DEVICE_sheet.pdf ( 7.38 килобайт ) Кол-во скачиваний: 64

 

[DmitryR]

Что-то не понял, зачем PLL3, если 66MHz уже есть на PLL1? Почему прямо его нельзя подать на Data Flow Control? Соответственно его же подать на PLL2.

[_Vladimir_]

Что-то не понял, зачем PLL3, если 66MHz уже есть на PLL1? Почему прямо его нельзя подать на Data Flow Control? Соответственно его же подать на PLL2.

Все равно надо PLL3.
Нагрузка на него большая, и feedback подается так что нельзя уже снять сдвинутый клок.
Пэтому на PLL3 реализуется 66 + 66 со сдвигом на 90.

PLL1 вообще исключить, ибо далеко не всегда тактовый сигнал шины PCI является достаточно "качественным" для стабильной работы блока PLL. Не хочу сказать, что это обязательно будет так, но были случаи нестабильной работы.

А если исходный нестабильный (скорее всего это или разводка была такая или мастер-чип такой)
то напрямую разве будет лучше?
По моему разумению (это взято по примерам корок) PLL работает как развязка + повышение нагрузочгной способности + оптимальное использование специальных клоковых линий.

PLL2 и PLL3 тактировать внешним генератором, можно одним и тем же.

ОК.

Ну и не забыть разумеется про правильный сброс устройства с учетом сигналов захвата фазы от всех PLL.

Не совсем понял.
С PLL есть сигнал LOCK - имеете ввиду, что надо его отслеживать и обрабатывать ?
Согласен.
Но это уже во втором приближение, пока все это хочу просто поднять.

[DmitryR]

Все равно надо PLL3.
Нагрузка на него большая, и feedback подается так что нельзя уже снять сдвинутый клок.
Пэтому на PLL3 реализуется 66 + 66 со сдвигом на 90.

Ничего непонятно, можно поподробнее? Нагрузка без разницы, можно от одной PLL питать весь дизайн.

А если исходный нестабильный (скорее всего это или разводка была такая или мастер-чип такой)
то напрямую разве будет лучше?
По моему разумению (это взято по примерам корок) PLL работает как развязка + повышение нагрузочгной способности + оптимальное использование специальных клоковых линий.

Напрямую будет лучше, если у входной частоты большое дрожание - PLL будет слетать, а без нее будет работать. А повышение нагрузочной способности и использования клоковых линий дает буфер, а не PLL. Поэтому если с частотой не надо манипулировать - то пропускать ее черел PLL один к одному в большинстве случаев бессмысленно: у нее дрожание как минимум 300ps p-p, хороший внешний генератор может дать на порядок-другой меньше. Хоть это и важно только при очень высоких частотах.