SCAN-CHAINS Опции

[-=Vitaly=-]

Здравствуйте!

Хочу сгенерировать скан-цепочки типа multiplexed_flip_flip в DC.
Есть 2 вопросика.

1. У меня в дизайне есть клок CLK, он же будет использоваться для скан-цепочки.
это опция -clock_mixing no_mux?

2. На что влияет опция -methodology например full_scan?

Спасибо!

[grigorik]

Здравствуйте!

Хочу сгенерировать скан-цепочки типа multiplexed_flip_flip в DC.
Есть 2 вопросика.

1. У меня в дизайне есть клок CLK, он же будет использоваться для скан-цепочки.
это опция -clock_mixing no_mux?

2. На что влияет опция -methodology например full_scan?

Спасибо!

1. У меня в дизайне есть клок CLK, он же будет использоваться для скан-цепочки.
это опция -clock_mixing no_mux?

-clock_mixing don't have option "no_mux" the right is no_mix.
no_mix is the default: and it means that all cells must be clocked by the same edge of the same clock. You have one clock if all triggers are working with the same egdes you have no problem.
Otherwies if you want both types of triggers (rise edge and fall edge) to be included in scan chain use "-clock_mixing mix_edges".

2. На что влияет опция -methodology например full_scan?
This is from user guide:

In the full-scan methodology, DFT Compiler replaces all sequential cells in your design with their scannable equivalents during scan insertion.

If a sequential cell cannot be made scannable because of test design rule violations or because you have explicitly excluded the cell from the scan chain, DFT Compiler classifies the cell as a black box sequential cell during test design rule checking. Black box sequential cells lower fault coverage results. See “Scan Design Techniques” for more information on sequential cell classifications.

Because it is a more predictable methodology, full scan typically provides higher fault coverage in a shorter period of time than partial scan. Full scan also provides improved diagnostic capabilities compared to partial scan.

Because full scan substitutes scannable equivalents for all sequential cells, however, it increases design area and decreases design performance. Integration with synthesis minimizes the area and performance impact of full scan. In most cases, performance can be maintained in a full-scan design, but at the cost of additional area.

Maybe it will help you.

[-=Vitaly=-]

Спасибо, помогло.

А если в исходном верилоге заложена ручками скан-цепочка надо ли указывать синтезатору что она есть или нет?

Если да, то чем это чревато.

[grigorik]

Спасибо, помогло.

А если в исходном верилоге заложена ручками скан-цепочка надо ли указывать синтезатору что она есть или нет?

Если да, то чем это чревато.

да,
чтобы скан-цепочка была опознана DFTC исползуй эти команды:

set_scan_state scan_existing
set_scan_path

[-=Vitaly=-]

да,
чтобы скан-цепочка была опознана DFTC исползуй эти команды:

set_scan_state scan_existing
set_scan_path

Спасибо, а в каком месте их использовать.

У меня при попытке написать

Код

set_dft_signal -view existing_dft -type ScanDataIn -port SCAN_IN
set_scan_path -scan_data_in  SCAN_IN my_chain

DFT сообщает, что порт SCAN_IN is not type of ScanDataIn в чем проблема?
при это при команде report_dft_signal он показывает табличку где этот сигнал есть и ему присвоен тип ScanDataIn

И можно ли до Тетрамакса оценить покрытие тестом в DC?

Сообщение отредактировал -=Vitaly=- - Jan 15 2008, 14:47

[grigorik]

Спасибо, а в каком месте их использовать.

У меня при попытке написать

Код

set_dft_signal -view existing_dft -type ScanDataIn -port SCAN_IN
set_scan_path -scan_data_in  SCAN_IN my_chain

DFT сообщает, что порт SCAN_IN is not type of ScanDataIn в чем проблема?
при это при команде report_dft_signal он показывает табличку где этот сигнал есть и ему присвоен тип ScanDataIn

И можно ли до Тетрамакса оценить покрытие тестом в DC?

после read_verilog, constraints

не нужно set_dft_signal -view existing_dft -type ScanDataIn -port SCAN_IN
попробуй так
set_scan_path my_chain \
-view existing \
-scan_data_in [get_ports SCAN_IN] \
-scan_data_out [get_ports SCAN_OUT] \
-scan_enable [get_ports SCAN_EN \
-infer_dft_signals

create_test_protocol -infer_clock -infer_async
report_dft_signal -view existing

оценить покрытие тестом в DC
dft_drc -coverage_estimate

[-=Vitaly=-]

после read_verilog, constraints

не нужно set_dft_signal -view existing_dft -type ScanDataIn -port SCAN_IN
попробуй так
set_scan_path my_chain \
-view existing \
-scan_data_in [get_ports SCAN_IN] \
-scan_data_out [get_ports SCAN_OUT] \
-scan_enable [get_ports SCAN_EN \
-infer_dft_signals

create_test_protocol -infer_clock -infer_async
report_dft_signal -view existing

оценить покрытие тестом в DC
dft_drc -coverage_estimate

Огромное спасибо!
Заработало, правда синтезит странно все обычные флопы поменяло на флопы со сканом и повесило на вход SE этих флопов логический 0 , а мой скан енейбл SCAN_EN замешало на комбинационную логику.
Это проблема в коде или в скрипте?

Код

/*Functional description*/    
/*disabled reset in SCAN mode*/
wire rb=RSTB | SCAN_EN;    

/*Create logic finding */
always@(divisor)  
    begin
        max=0;    
        for(i=7;i>0;i=i-1)
            if(divisor[i]==1'b1 && i>max)
                max=i;        
    end        
    
wire [7:0] tmp_div=divisor<<(7-max);    
/*Division*/
always@(negedge rb or posedge SCLK)  
begin
if(!rb)    
    begin
        cur_divident<=8'd0;
        cur_divisor<=8'd0;  
        bit_count<=3'd0;
        result<=7'd0;
    end    
else
    casex(SCAN_EN)
        1'b1:begin
            cur_divident<={cur_divident[7:0],SCAN_IN};  
            cur_divisor<={cur_divisor[6:0],cur_divident[8]};
            bit_count<={bit_count[1:0],cur_divisor[7]};
            result<={result[5:0],bit_count[2]};
            end
        1'b0:if(we)
                begin
                    cur_divident<=9'd255-tmp_div;
                    cur_divisor<=tmp_div>>1;  
                    bit_count<=8-max;
                    result<=7'd0;
                end
            else if (bit_count!=0)
                begin
                    if (cur_divident[8]==1'b0)
                        begin
                            cur_divident <= cur_divident-cur_divisor;
                            result[bit_count-1'b1]<=1'b1;    
                        end    
                    else
                        begin
                            result[bit_count-1'b1]<=1'b0;
                            cur_divident <= cur_divident+cur_divisor;
                        end
                    
                    bit_count<=bit_count-1;      
                    cur_divisor<= cur_divisor>>1;
                end         
        default: cur_divident<={8{1'bx}};    
    endcase    
end    
assign SCAN_OUT=result[6];

endmodule

[grigorik]

думаю из-за этой части


casex(SCAN_EN)
1'b1:begin
cur_divident<={cur_divident[7:0],SCAN_IN};
cur_divisor<={cur_divisor[6:0],cur_divident[8]};
bit_count<={bit_count[1:0],cur_divisor[7]};
result<={result[5:0],bit_count[2]};
end

[-=Vitaly=-]

думаю из-за этой части
casex(SCAN_EN)
1'b1:begin
cur_divident<={cur_divident[7:0],SCAN_IN};
cur_divisor<={cur_divisor[6:0],cur_divident[8]};
bit_count<={bit_count[1:0],cur_divisor[7]};
result<={result[5:0],bit_count[2]};
end

Спасибо, так а как иначе сделать скан-цепочку вручную?
Каденсе понимает такую конструкцию, я говорю синтезировать с опцией -don't scan и он заменяет флопики на скан флопики, правда почему-то все кроме 2х (мистика)...

Сообщение отредактировал -=Vitaly=- - Jan 16 2008, 10:00

[-=Vitaly=-]

Спасибо, так а как иначе сделать скан-цепочку вручную?
Каденсе понимает такую конструкцию, я говорю синтезировать с опцией -don't scan и он заменяет флопики на скан флопики, правда почему-то все кроме 2х (мистика)...

Пардон ошибнулся, он тоже не понимает, просто меняет флопы на флопы со сканом а Скан_енейбл заводит на логику.