Вопрос начинающего: ISE: Verilog + VHDL, Не собирает проект. Опции

[a123-flex]

Пытаюсь собрать свой первый смешанный проект в ISE. Top - файл на верилоге, а дальше вглубь как бог на душу положит: то верилог, то VHDL, максимум 8 уровней вложенности.
Aldec при отладке показывает нормальную иерархию, а при загрузке проекта в ISE и указания топа проект в елочку не собирается, появляется несколько узлов, но воедино проект не собирается. В настройках проекта указал синтезатор Синплифай Про, но ето я так понимаю не суть, до него очередь не доходит. Может кто подскажет где надо галочку поставить ? Или галочкой здесь не отделаешься ?

[yes]

Пытаюсь собрать свой первый смешанный проект в ISE. Top - файл на верилоге, а дальше вглубь как бог на душу положит: то верилог, то VHDL, максимум 8 уровней вложенности.
Aldec при отладке показывает нормальную иерархию, а при загрузке проекта в ISE и указания топа проект в елочку не собирается, появляется несколько узлов, но воедино проект не собирается. В настройках проекта указал синтезатор Синплифай Про, но ето я так понимаю не суть, до него очередь не доходит. Может кто подскажет где надо галочку поставить ? Или галочкой здесь не отделаешься ?

рекомендую посмотреть главу 8 Mixed Language Support (xst.pdf)
там есть ограничения на типы данных и т.п.

но, также подтверждаю - работает ISE c mixed проектами

-----------

у ISE начинается жопа когда много файлов, сложный проект - там есть какой-то (JAVA ?) пред-парсер, который рисует "дерево" проекта. так эта фигня виснет и глючит, после чего начинается жопа...

я либо make-ом такие проекты собираю, либо симплифаем собираю для кусков проекта нетлисты (edn) и их склеиваю для синтеза (это очень подходит при использовании planahead-а)