Новичковое: тайминг Опции

[ReedCat]

Разглядывая различные дизайны встретил вот такого типа конструкцию:

always @(posedge clk) R12 <= L11;
...
...
always @(posedge clk) L11<=R17;

Показалось, что рискованно устанавливать сигнал на фронте и на том же фронте его использовать.
Я прав?

В других же дизайнах аналогичного вида конструкция имела вид:

always @(posedge clk) R12 <= #1 L11;
...
always @(posedge clk) L11 <= #1 R17;

Здесь явно пытались решить эту как раз проблему задержав изменение сигнала на некий момент после его использования.

Собственно два вопроса:
1. Достаточно ли в таких случаях одной единицы времени и как понять, если недостаточно?
2. Почему не используется (привычное мне "разведение" сигналов типа

always @(posedge clk) R12<= L11;
...
always @(negedge clk) L11<=R17;
Есть в этом решении какие-то подводные камни?

[RobFPGA]

Приветствую!


В AldecHDL у меня такое периодически встречалось (версий 5.. 6.. , в 7 вроде пока не попадалось).
В основном это выражалось в записи в тригер значения которое по логике формировалось ПОСЛЕ фронта по которому происходила запись. Какой либо закономерности появления этих глюков я не нашел, да вобщем сильно и не искал (но в основном это были довольно большие проекты с несколькими десятками модулей) . Но крови это мне на паре проектов попортило очень много. Причем появление глюка иногда зависело от расположения строк текста в исходнике.

Успехов! Rob.