Новичковое: тайминг Опции

[ReedCat]

Разглядывая различные дизайны встретил вот такого типа конструкцию:

always @(posedge clk) R12 <= L11;
...
...
always @(posedge clk) L11<=R17;

Показалось, что рискованно устанавливать сигнал на фронте и на том же фронте его использовать.
Я прав?

В других же дизайнах аналогичного вида конструкция имела вид:

always @(posedge clk) R12 <= #1 L11;
...
always @(posedge clk) L11 <= #1 R17;

Здесь явно пытались решить эту как раз проблему задержав изменение сигнала на некий момент после его использования.

Собственно два вопроса:
1. Достаточно ли в таких случаях одной единицы времени и как понять, если недостаточно?
2. Почему не используется (привычное мне "разведение" сигналов типа

always @(posedge clk) R12<= L11;
...
always @(negedge clk) L11<=R17;
Есть в этом решении какие-то подводные камни?

[RobFPGA]

Приветствую!

to sazh
Я имел ввиду именно глюк симулятора ActivtHDL при симуляции неблокирующих присваиваний.
упрощенно это выглядело так

reg rA,rB;

wire input_regA, inpul_regB;

assign inpul_regA= логика для регистра rA

always @(posedge clk)
rA <= input_regA;

assign input_regB= логика для регистра rB зависящая от rA;

always @(posedge clk)
rB <= input_regB;

При глюке в регистр rB записывалось значение которое получалось ПОСЛЕ записи значения в регистр rA;

При перестановки местами always блоков в исходном файле глюк мог не проявлятся.

Успехов! Rob.