Цитата(Serega Doc @ Jun 17 2005, 20:51)
Я не спец по VHDL, но, имхо, этот код неполный. На Верилоге про код:
Код
if(rst) begin
... //
end
else begin
... //
end
нельзя сказать, синхронный тут сброс или асинхронный. Все зависит от списка чувствительностей. Если там always @(posedge clk), то сброс будет синхронный, если always @(posedge clk, posedge rst), то сброс будет асинхронный. А код внутри один и тот же.
«Отыщи всему начало, и ты многое поймёшь» К. Прутков