Новичковое: две паралельно работающие АЦП Опции

[in2]

Помогите разобраться новичку
Планируется увеличить частоту оцифровки в 2 раза путем смещения по клоку одного ацп относительно другого на полуфазу
Схема:.
Работают обе ацп на частоте 250 Мгц (AD9230) с паралельным lvds 12 битным выходом каждая.

Вопрос заключается в том, как мне лучше обработать входные данные сдвинутые на полуфазу и
востановить их синхронно в одном такте, для последующей обработки ?

Проблема в том что это частота предельная для планируемого для использования Cyclone III

Помогите советом .

Спасибо.

[khach]

По защелкиванию данных в ПЛИС проблем нет- можете использовать фифо, асинхронное по входу и синхронное по выходу, можно использовать DDR свойства триггеров- защелка как по переднему, так и по заднему фронту. Проблема есть только выставить точно фазовую задержку между клоками у интерливных АЦП. Как не крутись со встроенными в ПЛИС DLL, все равно ерунда получается. Поэтому клок формировали снаружи и в ПЛИС он только входил. На АЦП клок тоже подавался снаружи. Если частота постоянна, то можно использовать малоджиттеровый генератор, можно с ЭСЛ выходом, потом сиганлы в противофазе использовать в качестве клоковых для АЦП. При этом все равно нужна подстройка задерки (аналоговая). Ставили триммерные конденсаторы перед последним буфером клока перед ацп и при оцифровке синуса близкого к максиальной частоте выставляли равномерность точек оцифровки по амплитуде и времени, подкручивая триммера.
Если частота оцифровки переменная, то использовали синтезатор ДДС двухканальный, и использовалась разность фаз между каналами. Можно еще городить управляемый фазосдвигатель на варикапах, но он плыл по температуре и приходилось вводить в прибор самокалибровку на-лету.
Аналоговой подстройкой можно получить до 8 каналов АЦП в интерливе, далее джиттер делает эту затею бессмысленной.