Определение констрейна MAXSKEW, Xilinx ISE Опции

[3.14]

Для тех кто не в курсе, поясню.
Этот констрейн контролирует максимальное время разброса
между тактовыми входами регистров.

Если все тактовые сидят на глобальных буфферах,
то о нем можно и не думать. Но такая красота не всегда бывает.
Представьте, у вас сдвиговый регистр, внекоторых звеньях которго
присутствует комбинаторная логика. После размещения и разводки
в отчете фигурирует лишь максимальный путь от регистра к регистру
(если ограничите). А для корректного указания MAXSKEW необходим
минимальный путь.
Как решаете для себя эту задачу?
Я на шару указываю от 1 до 2нс.

[3.14]

Поглядите внимательней на отчет par-а.
Там приводится таблица со всеми клоками используемыми
в Вашем проекте и рассчитанными MAXDELAY и MAXSKEW для каждого
клока (зачем лазить в FPGA editor).
Есть еще констрейн (прописывается в ucf файле) MAXSKEW который как раз и ограничивает этот параметр для цепей.